微电子学、集成电路

TN386.120070107

双栅动态阈值SOInMOSFET数值模拟/毕津顺，吴峻峰，海潮和(中国科学院微电子研究所)//半导体学报.―2006，27（1）.―35～40.

提出了新型全耗尽SOI平面双栅动态阈值Nmos场效应晶体管，模拟并讨论了器件结构、相应的工艺技术和工作机理。对于Nmos器件，背栅n

13-2

阱是通过剂量为3×10cm，能量为250keV的磷离子注入实现的，并与＋

n前栅多晶硅直接相连。该技术与体硅工艺完全兼容。通过Tsuprem4和Medici模拟，发现全耗尽SOI平面双栅动态阈值Nmosfet保持了传统全耗尽SOInMOSFET的优势，消除了反常亚阈值斜率和kink效应，同时较传统全耗尽SOInMOSFET有更加优秀的电流驱动能力和跨导特性。图9表0参14

过压问题进行了研究。提出了一种基于磅磅控制原理的快速反馈控制方法对器件端压进行控制，以抑制串联器件间的动态过压，根据控制回路的特点，设计了一种实用的反馈信号交互电路。该电路可以为串联IGBT提供及时、准确的开关信号。将所提出的方法应用于交流感应电机的变频控制，结果表明，该控制方法具有较高的控制精度和较快的响应速度，可以满足实际需要，所设计的反馈交互等电路具有良好的可拓展性。图8表0参10

TN386.52007010757

利用Michlshon干涉仪测量CCD的调制传递函数/宋敏，郑亚茹，王玉新(大连民族学院光电子技术研究所)//光学技术.―2006，32（1）.―50～52.

介绍了利用Michlshon干涉仪测量CCD调制传递函数的方法，与其他方法相比，该方法具有测量装置简单、将正弦图样投射到待测CCD阵列上无需借助光学系统等特点。给出了典型的线阵和面阵CCD的调制传递函数曲线的测量结果。图6表0参8

TN386.12007010755TN386.52007010758

功率LDMOS阈值电压温度系数的优化分析/丁峰，柯导明，宁，叶云飞，刘磊，徐太龙(安徽大学电子科学与技术学院)//安徽大学学报（自然科学版）.―2006，30（1）.―36～40.

讨论高压LDMOS阈值电压的温度特性，并给出了它的温度系数计算公式。根据计算结果，可以得到以下结论：通过提高沟道掺杂浓度或减少栅氧化层能够降低阈值电压随温度的变化。阈值电压的温度系数可以用温度的线性表达式来计算，从而可以得出功率LDMOS阈值电压的温度系数最优化分析。图4表1参8

一种提高CCD空间分辨力的方法研究/刘其涛(潍坊医学院)//传感器与微系统.―2006，25（2）.―36～37，40.

基于多次移位成像的原理，提出了一种提高红外电荷耦合器件（CCD）空间分辨力的方法。在不改变CCD像元尺寸的前提下，使各相邻像元对应的地面目标进行局部多次采样，提高采样频率，达到将CCD空间分辨力提高多倍的目的。仿真试验显示了其良好的性能。图4表0参5

TN393.012007010759

TN386.22007010756

互联网复杂性研究进展/山秀明，王磊，任勇，袁坚，宋永华(清华大学电子工程系)//北京邮电大学学报.―2006，29（1）.―1～8，16.从复杂网络动力学的角度整理并总结了复杂网络目前的主要研究结果，并对将来的研究工作做了展望，着重阐述了它们在网络工程中的应用背景和对网络技术未来发展的深远影响。结合网络整体动力学方面研究的阶段性成果，强调了网络动力学研究的重要意义。图0表0参48

IGBT串联应用中动态过压的控制/李勇，邵诚(大连理工大学先进控制技术研究所)//华南理工大学学报（自然科学版）.―2006，34（1）.―43～47.

对高压大功率变流设备中绝缘栅双极型晶体管（IGBT）串联应用的动态

8、微电子学、集成电路

TN4

2007010760

TN4

2007010763

并行数据FFT/IFFT处理器的设计/万红星，陈禾，韩月秋(北京理工大学信息科学技术学院电子工程系)//北京理工大学学报.―2006，26（4）.―338～341.

针对采用快速傅里叶变换（FFT）技术的多种应用场合，在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上，提出一种高性能FFT/IFFT处理器的硬件设计架构。通过改进基-4蝶形单元，可进行形如2的幂次方点数的FFT/IFFT运算。该结构能够并行地从4个存储器中读取蝶形运算所需操作数。仿真结果表明，该结构可以运用于对面积和速度要求较高的应用场合。图5表1参8

一种具有高填充因数和动态数字双采样技术的CMOS图像传感器/刘宇，王国裕(西安交通大学)//半导体学报.―2006，27（2）.―313～317.

介绍了基于0.35μm工艺设计的单片CMOS图像传感器芯片。该芯片采用有源像素结构，像素单元填充因数可达到43％，高于通常APS结构像素单元30％的指标。此外还设计了一种数字动态双采样技术，相对于传统的双采样技术（固定模式噪声约为0.5％），数字动态双采样技术具有更简洁的电路结构和更好抑制FPN噪声的效果。传感器芯片通过MPW计划采用Chartered0.35μm数模混合工艺实现。实验结果表明芯片工作良好，图像固定模式噪声约为0.17％。图6表1参8

TN42007010761

TN4，TP33

20070107

EPON中支持多业务接入的动态带宽分配算法研究/王旭，郭志刚，寿国础(北京邮电大学通信测试技术研究中心)//光通信技术.―2006，30（1）.―14～16.

以太网无源光网络（EPON）被视为下一代宽带接入网络（最后一公里问题）的最有吸引力的解决方案。EPON的一个主要特征是终端用户间共享上行信道，使用媒介接入控制方法来为不同流量类型提供多种服务。根据对已有的EPON上行带宽分配方案进行研究分析，并结合目前用户的多业务接入实际情况，提出了一种全面多业务接入的动态带宽分配的算法。图2表0参8

一个单端LO输入的新型混频器电路/陈迪平，陈弈星，熊琦，王镇道(湖南大学应用物理系)//湖南大学学报（自然科学版）.―2006，33（2）.―63～65.

设计了一个基于工作在线性区的MOSFET的新型宽带混频器。该混频器以标准CMOS工艺和简单的电路实现了现代无线通讯系统高线性度、低压和低功耗的要求，工作频带宽，且只需单端本振输入，解决了本振信号的单双端变换问题。由仿真结果可知：电路工作电压为1.2V，功耗3.8mW，增益为13.8dB，P-1dB为-4dBm，噪声为12dB。图2表1参10

TN42007010762

TN401

2007010765

利用VanderPol方程分析MOSLC差分振荡器/宁彦卿，王志华，陈弘毅(清华大学微电子学研究所)//微电子学.―2006，36（1）.―4～8.回顾了对MOSLC差分振荡器的认识现状。通过简单的推导和VanderPol方程现有结论，得到了交叉耦合MOS特性对振荡器性能的影响。这些结论包括：1）起振条件；2）输出幅度与参数间的解析表达式；3）振荡器输出频率与LC谐振回路和交叉耦合MOS管非线性特性影响的关系；4）过渡过程的时间常数；5）振荡器输出的谐波特性。这些结论揭示了MOSLC差分振荡器新的现象，对设计者了解振荡器的工作状态和优化设计有一定的参考意义。图3表1参11

实时可重配置FFT处理器的ASIC设计/万红星，陈禾，韩月秋(北京理工大学信息科学技术学院电子工程系)//北京理工大学学报.―2006，26（4）.―342～344，348.设计一种能够完成4，16，，256或1024点复数快速傅里叶变换（FFT）处理器芯片。16，点运算采用基-4级联流水线结构，256，1024点采用二维运算结构，数据采用块浮点表示。使用Synopsys公司的综合及布局布线工具在SMICCMOS0.18μm工艺上进行ASIC实现。该处理器芯片在100MHz时钟频率连续工作时，处理一组1024点FFT序列需要24.8μs，每隔10.24μs输出一组1024点运算结果。该处理器芯片已应用于某宽带数字接收机中。图4表2参9

——

TN4022007010766

基于ML-AHB总线的家庭网关SOC设计/吴赛，张益栋，王豪才(电子科技大学微电子与固体电子学院CAE中心)//微电子学.―2006，36（1）.―118～120.

家庭网关是家庭信息化的关键设备。随着以IP核复用为基础的SOC设计技术的发展，片上互联变得越来越重要，要求使用多层总线，以提供尽可能高的带宽。采用ARM公司的高性能总线（ML-AHB，Advanced2006，28（1）.―106～109.

分析了小卫星星载计算机系统的公共需求及其应用的特殊性，给出了典型小卫星星载计算机系统的通用体系结构；提出了基于SystemC的星载计算机系统的设计方法。通过与传统的星载计算机系统设计方法的对比，提出的基于SystemC的设计方法可使星载计算机系统的研发周期缩短，设计质量获得较大的提升。同时结合实际工程经验，给出了星载计算机系统软硬件协同设计的基本步骤。图6表0参11

High-performanceBus），设计了一个家庭网关SOC。将3争主总线分别连接到ARM核的数据总线、指令总线和DMA总线，再将从总线连接到外围总线及外围存储器等。经系统验证，取得了很好的效果。图1表1参4

TN4022007010767

集成电路低功耗设计/汪小会(电子工程学院)//电子工程师.―2006，32（1）.―9～11.

集成电路的低功耗和散热设计是ASIC（专用集成电路）芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨，从而找出降低集成电路功耗的多种方法。图0表1参6

TN402

2007010768

基于HALO规则的片内信号线寄生电感提取法/何剑春，贾立新，王涌(浙江工业大学信息工程学院)//浙江工业大学学报.―2006，34（1）.―86～88，96.

VDSM工艺下，芯片的高速、高集成度趋势使电磁耦合作用不容忽略；而电感效应的引入则使VLSI设计和验证变得复杂。利用HALO规则划分互连寄生电感交互作用域，将一类基于BP网络的并行导体电感计算方法（NNIE）应用于RLIE的环电感分段计算，提出一种快速获取布置于

多层平行电源/地网络内的信号线上频变电感参数的方法。仿真结果表明

该方法能有效实现电感参数估计，可作为片上关键线网设计的有效向导。图4表0参6TN4022007010769粒子群优化算法在计算低压试验电路功率因数的应用/傅忠云，蔡金锭(福州大学电气工程与自动化学院)//福州大学学报（自然科学版）.―2006，34（1）.―76～79.将粒子群优化算法应用于求解低压试验电路参数和全电路功率因数。与遗传算法比较，它简单易操作，无需繁琐的运算也不需要调整很多参数，适合在工程中应用。首先介绍这种算法的方法和策略，然后将它应用于

求解低压试验电路的参数和功率因数，计算结果能满足实际工程的要求。图1表2参6TN4022007010770超深亚微米下百万门级系统级芯片的物理设计方案/曾宏，曾璇，闵昊(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―26～29.超深亚微米下SoC芯片的物理设计面临很多挑战性的难题，如果仅使用传统芯片设计流程，耗时长且难以达到设计收敛，必须探索新的设计方法学来加速设计进程。以一块0.18μm工艺下200万门的无线数据传输芯片为例，应对超深亚微米下新的设计挑战，论述了在布局规划、电压降、信号完整性、可制造性设计等方面的解决方案，提出了设计方法学上的改进，提高了后端设计的效率和质量。图6表0参5

TN4022007010771

相变存储器的高可靠性多值存储设计/洪洋，林殷茵，汤庭鳌(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―49～53，72.基于相变存储器（PCM）已有的2T2R结构，提出一种以比值为导向的状态定义方法，以实现2T2R结构下PCM的多值存储。它在相变电阻具有4态可编写的能力下，可以实现单元内8态存储，同时对小尺寸验证，而对PCM存储电路的优化将使得PCM更具竞争力。同样基于这种以比值为导向的状态定义，一种软硬件相结合的新型纠错码方法使得对全部数据位的错误监测成为可能。图7表2参10

TN4022007010772基于SystemC的星载计算机系统设计/朱智林，陈平，龚龙庆，王竹平，时晨(西安电子科技大学软件工程研究所)//系统工程与电子技术.―TN4022007010773

高速D/A转换器输出跨导模型及对无杂波动态范围的影响/朱樟明，杨银堂(西安电子科技大学微电子研究所)//微电子学.―2006，36（1）.―1～3，8.

基于无缓冲差分输出电流舵D/A转换器，建立电流源及输出电路的s域线性模型，分析输入码变化所引起的输出跨导的变化，以及对输出电流的影响。采用直流和交流量分离的方法，利用傅里叶级数，获得输出跨导对无杂波动态范围（SFDR）的影响的近似公式。采用Matlab建立高层次模型进行仿真验证。结果表明，输出跨导较大时，输出跨导与SFDR呈近似线性关系。图2表0参4

TN402

2007010774

布局中的布线拥挤度估计及其优化/程锋，毛军发，李晓春(上海交通大学电子工程系)//上海交通大学学报.―2006，40（3）.―369～372.针对版图设计阶段越来越严重的布线拥挤问题。提出了一种有效降低布线拥挤度的标准单元布局算法。它是在高质量线长优化布局之后对布线拥挤度进行单独优化。该算法使用一种新的改进的布线模型对芯片的布线情况进行估计，采用以线网为中心移动的优化方法解决局部区域内的布线拥挤问题。实验结果表明，该算法在使线网总长略微增加的同时使芯片的布线拥挤度问题得到了很好的解决。图2表2参8

TN4022007010775一种基于准浮栅技术的折叠差分结构及其应用/张宝君，杨银堂，朱樟

明，张海军(西安电子科技大学微电子学院宽禁带半导体材料与器件教育

部重点实验室)//微电子学.―2006，36（1）.―97～100.

提出了一种基于准浮栅技术的新型折叠差分结构，其偏置电流源的电压降被折叠到输出电压摆幅中，且不受共模输入电压而达到较大范围，非常适于低压应用。基于该结构，实现了一种超低压运算放大器。仿真分析表明，该运算放大器能够实现轨到轨（rail-to-rail）的共模输入电压范围和输出电压摆幅，以及较高的共模抑制比。图5表1参5

TN4022007010776基于切割法的时序电路等价验证/黄伟，唐璞山(复旦大学专用集成电路

与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―

102～106.

在VanEijk时序电路等价验证算法中引入切割法，提出一种改进算法。由切割法引发的错反问题同时得到解决，合理的切割可以使时序电路等价验证只需较少时间。改进算法用SAT解答器作为计算引擎，实验结果表明，改进算法的运行速度约为原先算法的2倍。图3表1参4TN4022007010777

一种新的有效抑制相位噪声的载波恢复环路/李铮，沈泊(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―77～81，86.

相位噪声对高阶OAM解调器的性能有很大影响，而载波恢复环路与相位噪声密切相关。通过理论分析和性能仿真，优化了载波恢复环路的位置及环路滤波器的参数，使之能有效地抑制相位噪声。将该载波恢复环路应用到DVB-C解调芯片中，芯片测试结果说明该解调芯片抑制相位噪声能力较强，性能上达到了准无误码（QEF）的标准。图10表0参6

TN4022007010778

一种适用于DVB系统的低复杂度Reed-Solomon解码器/苏佳宁，田骏骅，沈泊，闵昊(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―1～5.

提出了一种适用于DVB（DigitalVideoBroadcasting）系统的低复杂度Reed-Solomon解码器结构。在解码器的设计中充分利用了DVB系统提供

的高倍率时钟，提高了核心算法模块的计算速度，优化了解码器的流水线结构，有效减小了芯片面积。解码器用SMIC0.25μm工艺综合后规模为31000门。图5表3参6

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TN4022007010779

分支结构电路的可测性设计优化/应俊，柳逊，程君侠(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―92～95，101.

在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决。以ALU为例，提出了两种分支结构电路的可测性优化设计，通过调整分支电路的选择条件来控制测试向量的施加，在保证错误覆盖率的同时可以明显减少不必要的测试向量。图4表2参8

TN4022007010780一种基于遗传算法的VDSMIC电源网格动态IR-drop分析新方法/张培

勇，严晓浪，史峥(浙江大学超大规模集成电路设计研究所)//电路与系统学报.―2006，11（1）.―1～5.

提出了一种用于超深亚微米集成电路电源网格IR-drop验证的新方法。该方法以遗传算法为基础，与已有的分析方法相比，该方法兼具静态IR-drop分析法和动态IR-drop分析法的优点，适用于包含大型组合模块的超大规模集成电路，可主动寻找电路中最大IR-drop。通过对ISCAS85电路实现的验证，发现了静态分析法不能发现的芯片边缘IR-drop问题。实验结果验证了该方法的正确性与有效性。图11表3参14

TN4022007010781低电压基准电压源/毛静文，陈廷乾，陈诚，任俊彦，杨励(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―87～91.设计了一个低电源电压的高精密的CMOS带隙电压基准源，采用SMIC0.18μmCMOS工艺。实现了一阶温度补偿，具有良好的电源抑制比。测试结果表明，在1.5V电源电压下，电源抑制比为47dB，在0～80℃的温

度范围内，输出电压变化率为0.269％，功耗为0.22mW，芯片核面积为0.057mm2

。图6表2参8

TN4022007010782一种基于衬底偏置的超低压CMOS运算放大器/张海军，杨银堂，朱樟明，张宝君(西安电子科技大学微电子研究所宽禁带半导体材料与器件教育部重点实验室)//电路与系统学报.―2006，11（1）.―12～15.该文研究了基于衬底偏置MOSFET的阈值电压可调节特性及其低压特性，通过对所有MOSFET衬底偏置设计实现了超低压两级运算放大器。在0.8V的电源电压下，该运放的直流开环增益为dB，相位裕度为67°，失调电压约为737.5μV，其单位增益带宽（GB）为440kHz，输入共模范围为65.3～734.1mV，输出电压范围为53.3～737.3mV。图5表2参7

TN402，TN431.12007010783一种失调电压补偿电容比例型带隙基准源设计/何菁岚，李强，韩益峰，闵昊(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―30～33.设计了一种全新的电容比例型带隙基准源，用电容比例取代了通常的电阻比例，有效地减小了电路设计误差以及电路的功耗，理论失调电压可获补偿。电路采用CadenceSpectre软件仿真，Charter0.35μmCMOS工艺库实现。仿真结果表明，该电路具有极低的电路功耗（8μW），其

直流电源抑制比PSRR达到50dB，温度系数为3×10-5

V/℃。图8表1参6

TN402，TN431.12007010784

一种适用于RFID系统的低功耗检波器设计和实现/何菁岚，李强，韩益锋，闵昊(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―12～15，20.设计了一种适用于RFID系统的低功耗检波器，能完成对输入波形的数据检波，达到RFID系统的设计要求且具有低功耗的特点。芯片采用Charter0.35μmCMOS工艺设计，该芯片已流片成功，测试结果表明该电路的静态功耗低于2μW，达到了RFIDTag系统对检波器的设计要求。图7表1参6

TN402，TN4922007010785

无线传感器网络地址重构硅知识产权核/陈帅，钟先信，徐道连，石军

锋，邵小良(重庆大学光电技术及系统教育部重点实验室)//重庆大学学报（自然科学版）.―2006，29（1）.―74～76，97.

在基于Zigbee协议的无线传感器网络中采用少数字节固定表示节点地

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址，由于地址不够分配，就会出现地址缺乏。为实现无线传感器网络节点中地址的灵活调整，适应片上系统集成化的需求，解决无线传感器网络中地址不够分配的问题，提出了无线传感器网络地址重构硅知识产权（IP）核。描述了无线传感器网络地址重构IP核的数学求解模型。应用模块化分割技术采用硬件描述语言，在电子设计自动化（EDA）中综合实现了地址重构IP核。仿真结果表明，所完成的地址重构IP核可以满足无线传感器网络节点地址的灵活预置调整。为无线传感器网络节点单芯片系统的地址重构集成化提供了意义。图6表0参8

TN402，TN929.532007010786

高速背板中时钟电路设计/江浩(北京邮电大学)//电子测量技术.―2006，29（1）.―10～11.

文中分析高速背板设计中所面临的问题，给出相应的设计准则。在此基础上，以所设计的交换机背板为例，给出利用时钟缓冲分配芯片实现的时钟信号分配电路的实例。最后，说明针对时钟电路的设计所采取的具体措施。结果表明，利用上述设计方案可以使整个系统在90MHz的时钟频率下稳定工作，实现高达2.88Gbps的数据传输速率。图1表0参2

TN4052007010787

斜阶跃信号激励下的RLC互连线时延模型/任英磊，毛军发，李晓春(上

海交通大学电子工程系)//上海交通大学学报.―2006，40（3）.―373～376.

针对各种响应情况（过阻尼、欠阻尼、临界阻尼），给出了斜阶跃信号激励下的RLC互连线时延模型。该模型计算所得的结果与SPICE仿真结果的误差小于3％。时延解析式的提出，给实际电路（信号为斜阶跃的，而非理想阶跃）的时延分析带来方便。图2表2参8TN4052007010788蓝宝石衬底片的精密加工/王娟，刘玉岭，檀柏梅，李薇薇，周建伟(河

北工业大学微电子技术与材料研究所)//微电子学.―2006，36（1）.―

46～48.对SiO2磨料抛光蓝宝石衬底片进行了研究。结果表明，采用大粒径、高浓度的SiO2磨料抛光，可以获得良好的表面状态和较高的去除速率。抛光的适宜温度及pH值条件为：T=30℃；12.0＞pH值≥9.0。并且，在抛光时应加入适量添加剂，方可获得较为理想的表面状态和较高的去除速率。实验同样证明，这种低成本、高质量的抛光除了可以应用于蓝宝石的抛光以外，还可以应用在其它一些硬质材料的抛光工艺中。图1表1参7TN40520070107

IC制备中钨插塞CMP技术的研究/李薇薇，周建伟，尹睿，刘玉岭(河

北工业大学微电子研究所)//半导体技术.―2006，31（1）.―26～28，22.

对目前超大规模集成电路钨插塞化学机械全局平面化（CMP）的原理及工艺进行了分析，对钨抛光浆料的组成成分进行了研究，开发了一种能够适合工业生产的钨的碱性抛光浆料，并对钨抛光浆料今后的发展进行了展望。图1表0参4TN4052007010790

基于MEMS技术的红外成像焦平面阵列/李超波，焦斌斌，石莎莉，叶甜春，陈大鹏，张青川，郭哲颖，董凤良，伍小平(中国科学院微电子研究所微细加工与纳米技术研究室)//半导体学报.―2006，27（1）.―150～155.

选用Au和LPCVD的低应力SiNx薄膜材料，采用MEMS技术研制了新型间隔镀金热隔离结构的薄膜镂空式非制冷红外成像焦平面阵列，并应用光学读出的方法成功地在室温（27，47℃）背景下获得了人体的热像。实验证明间隔镀金热隔离结构的引入有效抑制了热传导对变形梁温升的，从而大大降低了系统的噪声等效温度差（NETD），NETD达到约200mK。图7表3参8

TN405.972007010791

两相邻耦合互连的Elmore延时估计/董刚，杨银堂，李跃进(西安电子科技大学微电子研究所宽禁带半导体材料与器件教育部重点实验室)//半导体学报.―2006，27（1）.―～58.基于“有效电容”的概念提出了一种分析两相邻耦合RC互连延时的方法。与采用Miller电容的传统方法比较，该方法不但提高了计算精度而且反映出了延时随信号上升时间的变化规律。该方法与Elmore延时法具有相

同的计算复杂度，可广泛用于考虑耦合电容的面向性能的布线优化。图6表1参9

TN405.98+2

2007010792

KZ-400离子束刻蚀装置的研制/徐朝银，董晓浩，赵飞云，高飞，徐德权，凤良杰，阎佐健，孙继武(中国科学科技大学国家同步辐射实验室)//真空科学与技术学报.―2006，26（1）.―48～53.

日前该研究室为制作大口径（400mm×400mm）衍射光学元件需要，成功研制了一台KZ-400离子束刻蚀装置。它是基于物理溅射效应，将基底匀速扫描条形离子束，连续铣削材料的原子层来实现大面积刻蚀。通过对关键部位的有限元计算，分析影响装置性能的主要因素，优化工艺结构，使各项指标达到了设计要求，现已投入运行。图11表3参4

TN4062007010793

一种GaAsFET/pHEMT器件噪声参数测量的新方法/刘章文，蒋毅，古天祥(电子科技大学自动化工程学院)//电子学报.―2006，34（2）.―352～355.

该文提出一种FET/pHEMT器件噪声参数提取的新方法，该方法利用50Ω输入阻抗噪声系数F50的测量，通过本征H参数和本征级联噪声矩

阵CINT

A，确定出关于门噪声温度Tg和漏噪声温度Td的线性方程，后对所有频点的线性方程Tg-Td作统计分析，即可确定Tg和Td再由噪声网络合成原理求得总的级联噪声相关矩阵CA，相应的噪声参数（Fmin，Rn和Гopt）也求出来了。三个FET/pHEMT器件的测量结果显示出，实测参数与Garcia和Lázaro的方法吻合得很好。图4表0参11

TN4062007010794降低泄漏电流的细粒度休眠晶体管插入法/杨华中，汪玉，林海，罗嵘，汪蕙(清华大学电子工程系)//半导体学报.―2006，27（2）.―258～265.首先给出一种泄漏电流和延时的简化模型，并且在此基础上提出了一种降低泄漏电流的细粒度休眠晶体管插入法。该方法的核心是利用混合整数线性规划方法同时确定插入细粒度休眠晶体管的位置和尺寸。从实验结果可以发现，由于该方法更好地利用了电路中的延时余量，所以在电路性能不受影响的情况下可以减小79.75％的泄漏电流；并且在一定范围内放宽电路的延时约束可以更大幅度地降低泄漏电流。与传统的固定放宽延时约束的方法相比较，当延时约束放宽7％时，该方法可以节约74.79％的面积。图2表3参21

TN4062007010795

快速评价半导体器件失效激活能的方法/郭春生，谢雪松，马卫东，李志国，程尧海(北京工业大学电子信息与控制工程学院可靠性研究室)//半导体技术.―2006，31（2）.―122～126.

通过对序进应力加速寿命试验的研究，提出了一种快速评价半导体器件失效激活能的方法，建立了计算失效激活能的理论模型。并对硅pnp三极管3CG120进行额定功率下，170～345℃范围内的序进应力加速寿命试验，快速提取器件失效敏感参数hFE与所施加应力的关系，根据模型对器件退化过程中的失效机理进行研究、计算，从而确定其对应的失效激活能。图3表1参10

TN4072007010796

大规模MCM基板互连探针测试和路径优化/许川佩，许君华，李智，莫玮(西安电子科技大学机电工程学院)//仪器仪表学报.―2006，27（1）.―9～13.

已有的路径优化算法在MCM基板互连测试中已经发挥了一定的作用，但由于MCM的高密互连特性，使得测试变得更加复杂和困难，因此人们希望能引入新的方法与思路，以解决MCM基板互连测试的路径优化问题。将蚁群算法应用到互连测试探针路径优化问题当中，根据MCM基板互连测试的特点，建立探针路径优化的模型。提出一种针对大规模MCM基板互连探针测试的方法，首先将MCM基板进行分片，然后对每片进行优化，最后将优化结果连接在一起，成为一条完整的路径。实验结果表明，蚁群算法能在较短的时间内得到更优的路径。图1表2参6

TN4072007010797FPGA逻辑资源测试图形自动生成方法/欧阳怡荣，童家榕(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―6～11.提出一种通用FPGA逻辑资源测试图形自动生成方法。建立了可编程逻辑单元CLB的测试模型，提出了FPGA的测试配置集的自动生成算法，在测试配置集的基础上得到了具有通用性的，高故障覆盖率测试时间短的测试图形。图5表3参8

TN407

2007010798

改进的扫描森林测试结构/李开伟，向东(清华大学计算机科学与技术系)//清华大学学报（自然科学版）.―2006，46（1）.―98～101.

为了降低可测试性设计的面积开销和布线难度，提出了扫描森林结构的重组策略；为了避免故障屏蔽，提出了基于电路结构信息的异或树构造策略。将以上策略应用于ISCAS和ITC99基准电路，其中电路s38584的叶结点数由1318降低到120，被屏蔽故障数由1376降低到0。实验结果表明：改进的扫描森林测试结构保持了原结构在降低测试时间、测试功耗和测试数据量方面的优势，同时降低了面积开销和布线难度，避免了故障屏蔽。图4表2参7

TN407，TN472007010799

系统芯片设计中的可复用IP技术/李加元，成立，王振宇，李华乐，贺星(江苏大学电气与信息工程学院)//半导体技术.―2006，31（1）.―

15～18，47.

可复用IP技术是系统芯片（SOC）设计业的关键技术之一，IP复用能够提高SOC的设计效率，缩短生产周期。鉴于此，论述了IP的基本概念与分类、IP模块的设计和基于IP复用技术的SOC设计过程，并讨论了IP设计与应用中的一些要点，如IP模块的接口、IP的产权保护和IP的选用等。图4表0参15

TN412007010800

矩形截面带状双线传输线特性阻抗分析/杨争光，苏东林，吕善伟(北京航空航天大学)//电子测量技术.―2006，29（1）.―3，5.文中提出矩形截面带状双线传输线特性阻抗的计算方法。该方法是采用两次保角变换结合同轴线特性阻抗公式进行特性阻抗计算。该方法计算的结果与镜像法结合微带线特性阻抗求解的结果在双线距离和宽度比大于0.5之后，吻合良好，因此这种估算双线传输线的方法是有效的。图4表0参2

TN432007010801

一种集成电路高压传输控制电路结构/杨庆森，周晓方(复旦大学微电子学系)//半导体技术.―2006，31（2）.―149～151.

集成电路设计中，用逻辑电平控制高压信号传输的情况很多，而传统的高压传输控制电路的结构过于复杂，版图面积较大且受工艺。介绍的电路能有效实现高压信号的传输和控制，且电路结构简单，利用两个NMOS实现了数字信号对高压信号的传输控制，大大简化了高压传输控制电路的复杂度。图5表0参3

TN432007010802

16位高速DSP增强型同步串行口的设计/陶伟，唐玉兰，于宗光(江南大学信息工程学院)//微电子学.―2006，36（1）.―94～96，100.

分析了一种16位高速DSP中增强型同步串口的帧格式及其接口和功能；详细讨论了同步串口的系统级和行为级的设计过程。利用Verilog，设计出同步串口的电路；并通过计算机仿真和实验，证明了设计的正确性。图5表0参8

TN432007010803

一种带热滞回功能的过热保护电路/朱，唐新伟，李肇基(电子科技大学IC设计中心)//微电子学.―2006，36（1）.―84～86.

由于功率集成电路功率耗散比较大，发热量也大，因此，过热保护电路对于功率集成电路是非常重要的。文章介绍了一种用于集成电路内部的带热滞回功能的过热保护电路。电路不使用齐纳二极管和迟滞比较器，通过简单的反馈，防止了热振荡现象的发生。图5表0参4

TN432007010804

退火处理对等离子体显示器中氧化镁薄膜特性的影响/喻志农，薛唯，郑德修，孙鉴(北京理工大学信息科学技术学院光电工程系)//北京理工

大学学报.―2006，26（1）.―63～67.研究了电子束蒸发法制备的氧化镁薄膜在退火处理过程中特性的变化。研究表明：退火处理改善了薄膜的结晶性，降低了红外光谱中水分子吸收峰的强度，并使得低温或低通氧气量制备的氧化镁薄膜的可见光透射比下降。且这些薄膜在退火处理中极易产生裂纹。薄膜的结晶取向或结

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晶性是薄膜可见光谱变化和表面裂纹产生的主要原因。薄膜表面光洁度对可见光谱变化影响不大。图8表0参8

TN432007010805

提取带权关键面积的新算法/王俊平，郝跃，张会宁，张晓菊，任春丽(西安电子科技大学微电子学院宽禁带半导体材料与器件教育部重点实验室)//半导体学报.―2006，27（1）.―24～29.

导体故障分析是一种列举与缺陷有关的集成电路版图中可能出现桥连的技术，计算带权关键面积是其性能的主要因素。文中提出了一种基于数学形态学和真实缺陷矩形模型提取带权关键面积的新算法，该算法不需要将版图上的线网拆分为矩形，也不需要合并矩形对的带权关键面积。实验结果验证了新算法的有效性。图5表2参16

TN432007010806

高精度时钟模块——SD2300RAM系列及其应用/谢传銮，李晓会(北京机械工业自动化研究所)//半导体技术.―2006，31（1）.―62～65.介绍了一种内置电池、晶振、NVSRAM、两线式IIC总线通讯方式的高精度免调校时钟芯片——SD2300RAM系列，该时钟模块具有集成度高，与MCU的通讯接口电路简单，内部时钟精度高且功耗低的特点，文中详细介绍该模块的主要特性、引脚说明、工作原理、在嵌入式系统中的主要应用、应用中的一些注意事项以及具体部分硬件电路。图2表1参0

TN4312007010807

应用于802.11b的CCK解调算法的改进/何津津，陈奇，杨莲兴(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―63～66.介绍了补码键控（CCK）调制解调原理和CCK解调中核心的快速沃尔什变换（FWT）算法。针对802.11b中的具体应用，对FWT块做了改进，减少了运算次数；运用一种分步计算结构进行运算，节省了近一半的电路。通过比较可以发现，在11Mbps的传输速度下，采用改进的快速沃尔什模块的分步计算结构能显著减少运算量和电路规模。图4表2参5

TN4312007010808

薄基区异质结晶体管的负阻特性与分析/张世林，李建恒，郭维廉齐海涛，梁惠来(天津大学电子信息工程学院)//天津大学学报.―2006，39（1）.―109～113.

采用分子束外延方法生长了8nm基区的InGaP-GaAs双异质结材料，研制成具有负阻特性的异质结晶体管。该晶体管可以集成在高速高频的数字逻辑电路中，大大减少了器件数目。讨论了薄基区负阻异质结晶体管的负阻特性及其物理机制。器件负阻特性的产生与其结构密切相关，包括导带势垒尖峰和基区宽度负反馈效应。推出了物理公式，并且使用PSPICE模拟软件建立了电路模型。模拟结果符合制作器件的测量结果。图6表1参8

TN431.12007010809

低压低功耗模拟集成电路设计技术及展望/邹志革，邹雪城，黄峰(华中科技大学电子科学与技术系)//微电子学.―2006，36（1）.―60～65，69.

低压、低功耗模拟集成电路设计受到多种因素的制约。围绕这些制约因素，回顾了国内外在模拟集成电路低压、低功耗设计领域的方法和技术的发展现状，主要涉及：轨对轨设计技术、亚阈值工作区技术、阈值电压降低技术、组合晶体管技术、横向BJT技术、SOI技术等。分析并比较了各种设计方法的优劣；并对模拟电路低压低功耗设计技术的发展趋势进行了展望。图8表0参19

TN431.22007010810

基于2N-2N2P结构的绝热非整数除电路设计/汪鹏君，方振贤，刘莹，黄道(宁波大学电路与系统研究所)//电子与信息学报.―2006，28（2）.―380～384.

该文首先利用2N-2N2P逻辑电路结构，实现能量和信息均可恢复的绝热触发器，然后利用误差计算和偏差校正的方法，提出稳定的能量信息恢复型绝热非整数除电路设计方案，最后用计算机模拟程序检验了上述电路的正确性。图5表1参11

TN431.22007010811

利用EDA技术进行数字电路设计性实验的研究/黄勤易(重庆科技学院

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电子信息工程学院)//半导体技术.―2006，31（1）.―19～22.

通过实例分析，介绍了EDA技术中Multisim8.0软件平台在数字电路设计性实验中的具体应用及特点，阐明了EDA技术实验环境（仿真实验）与实际操作实验环境（实物实验）的优缺点，并提出数字电路设计性实验在教学中仿-实结合是现代数字电路设计性实验的最佳教学模式。图3表0参8

TN4322007010812

新结构重心法去模糊单元电路设计/徐志浩，靳东明，李志坚(清华大学微电子学研究所)//清华大学学报（自然科学版）.―2006，46（1）.―119～121，129.

为解决模糊控制器电路设计中的去模糊运算问题，提出了一种数模混合电路实现的模糊控制器去模糊运算单元电路设计。通过对折叠型Gilbert乘法器电路作适当的扩展，提出了多路乘法器的设计，实现了多个输入电压与一个共同的乘数电压的乘法运算，并应用该多路乘法器和运算放大器设计了归一化激活度计算电路。应用归一化激活度计算电路和加权求和电路组成了该新结构的去模糊单元电路。采用无锡上华0.6μm混合信号工艺参数设计完成。Hspice模拟结果表明该单元电路可以完成去模糊运算工作，并作为子单元电路应用于模糊控制器的VLSI实现。图6表0参6

TN4322007010813

LDO线性稳压器中高性能误差放大器的设计/孙毛毛，冯全源(西南交通大学微电子研究所)//微电子学.―2006，36（1）.―108～110.

设计了一个共源共栅运算跨导放大器，并成功地将其应用在一款超低功耗LDO线性稳压器芯片中。该设计提高了电源抑制比（PSRR），并具有较高的共模抑制比（CMRR）。电路结构简单，静态电流低。该芯片获得了高达99dB的电源抑制比。图6表0参5

TN4322007010814

超宽频带VHF频段CMOSLCVCO/宁彦卿，王志华，陈弘毅(清华大学微电子学研究所)//半导体学报.―2006，27（1）.―14～18.

实现了一个宽频带VHF频段CMOSVCO。其最大的改进在于将振荡器中交叉耦合MOS管分为并联可开关的若干段。这样使其特性可以在较大范围内补偿VCO调频过程中状态的变化。该VCO使用标准0.18μmCMOS工艺制作，核心版图面积约为550μm×700μm。测试结果表明：该VCO频率覆盖范围为31～111MHz；功耗为0.3～6.9mW；在100kHz频偏处相位噪声约-110dBc/Hz。图6表1参9

TN4322007010815

802.11b标准MAC子层的低功耗设计/何津津，陈奇，杨莲兴(复旦大学专用集成电路与系统国家重点实验室)//微电子学.―2006，36（1）.―105～107.

在考察802.11b标准MAC协议的基础上，提出了MAC芯片设计的构架，并在设计中加入低功耗考虑因素，其中特别就作为控制模块的状态机的低功耗设计方法进行了尝试。通过仿真和验证，可以看到，在充分考虑低功耗因素后，系统的整体功耗将会下降，最核心的控制模块经过改进，功耗下降了近一半。图6表1参5

TN4322007010816

适用于蓝牙快速锁定的2.4GHz频率综合器/刘瑞金，杨莲兴(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―96～101.

用TSMCCMOS0.18μm工艺设计了2.4GHz频率综合器，工作频段2.402～2.480GHz，在2.19～2.76GHz范围内能够自动调回到工作频段，VCO的相位噪声是-125.7dBc/Hz@1MHz，环路的相位噪声是-122.2dBc/Hz@1MHz，符合蓝牙协议的要求。图8表4参7

TN4322007010817

一种100MHz采样频率CMOS采样/保持电路/谭珺，唐长文，闵昊(复旦

大学专用集成电路与系统国家重点实验室)//微电子学.―2006，36（1）.―90～93.

设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器，可在达到高增益高带宽的同时最大程度地减小功耗；优化了采样开关，获得了良好的线性度，减少了输出误差；电路的采样频率达到100MHz。采用Charter半导体公司的0.35μm标准CMOS工艺库，对整体电路和分块电路进行了性能分析和仿真。图6表1参6

TN432

善了RC滤波电路基准启动速度的问题。采用Hynix0.5μmCMOS

一种适合于高速、高精度ADC的采样/保持电路/黄飞鹏，黄煜梅，方杰，HSPICE模型进行仿真后表明，此款带隙基准电路在较宽的频带范围内，良(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自噪声只有8.5μV（rms），电源抑制比（PSRR）为100dB左右，启动时间然科学版）.―2006，45（1）.―58～62.采用非复位结构，在SMIC0.18μmCMOS工艺下，设计并实现了一种采样/保持电路，其性能满足10位精度、100MS/s转换速率的ADC的要求。电路在0～125℃，三种工艺角下仿真，其性能均满足要求；T/H电路的核心——OTA，经流片并测试，结果表明其功能正确，功耗与仿真值一致。图7表2参10

在100μs以内。图6表0参6

2007010818

TN4332007010824

一种新颖的BiCMOS高精度LDO线性稳压电路/陈晓飞，邹雪城，刘三清，张宾(华中科技大学电子科学与技术系)//微电子学.―2006，36（1）.―80～83.

设计了一种改进结构的用于锂离子和锂聚合物电池充电管理芯片的高精度、宽电源电压范围LDO线性稳压电路，电路采用0.8μmN阱BiCMOS高压工艺制作。Hspice仿真结果表明，在温度从-20℃到100℃变化时，其温度系数约为±28ppm/℃；电源电压从4.5V到25V变化时，最坏情况下其线性调整率为0.038mV/V；负载电流从0到满载2mA变化时，其负载调整率仅为1.28mV/mA。图7表0参3

TN4322007010819

锂电池管理心芯片的过流保护功能设计及实现/朱卓娅，程剑平，魏同立(东南大学微电子中心)//电路与系统学报.―2006，11（1）.―24～28.针对锂电池应用特点，设计了用于电池管理芯片的过流保护功能模块。电路采用0.6μmN衬底双阱CMOS工艺实现。HSPICE后仿真结果表明，该模块不仪能对锉电池放电过程实现三级过流检测和保护，还能对充电过程中的过流进行有效管理。通过功耗管理和采用基于亚阈值MOS管的电路，模块消耗电流仅为1.2μA，能充分满足较复杂的电池管理芯片的需要。图9表1参5

TN4322007010820基于故障检测和可靠性约束的传感器布局优化/杨光，刘冠军，李金国，杨国峰(空军装备研究院雷达所环境与可靠性试验中心)//电子学报.―2006，34（2）.―348～351.

传感器布局优化是实现机电设备机内测试（BIT）系统设计优化的重要方法之一，保证系统对检测目标具有较好的检测效能是传感器布局优化的重要约束，通过测试信息模型分析，可知传感器自身可靠性问题将会影响系统效能的实现。该文在分析传感器故障概率对测试系统故障检测效能的影响的基础上，以传感器的故障概率和最小及传感器总价格最小为优化目标，以故障检测率、故障隔离率及虚警率为约束，基于系统故障——传感器的测试信息模型，设计并构建了一个传感器布局多目标优化的非线性整数规划模型（MINLP），对其求解可得到BIT系统的传感器布局优化设计方案，并以某伺服BIT系统为例进行优化设计分析。图1表3参10

TN4322007010821

一种新颖的BUCK型DC-DC芯片的抗振铃电路/王红义，来新泉，李玉山，张乔珍，陈富吉(西安电子科技大学电路CAD所)//电子学报.―2006，34（2）.―361～3.典型的集成Buck型DC-DC变换器，其电感只有一端接入芯片，无法在芯片内部采用Boost型DC-DC在电感两端直接并联电阻的方法进行振铃的快速衰减，文中设计了一种新颖的适用于Buck型DC-DC的抗振铃电路，在芯片内部采用一个线性时变电阻网络将电感的一端与芯片的电源（或地）之间进行连接，进行振铃衰减时，起初电阻较小，振铃衰减很快，但直流电流较大；随着振铃的减弱，逐渐增大电阻以减小直流电流，当振铃结束且直流电流很小时完全断开电阻，这样既达到抗振铃的目的，又不会引起持续的直流放电，采用该电路的一款DC-DC已在韩国Hynix公司的0.5μmCMOS工艺线投片，测试结果证明抗振铃效果良好。图8表0参8

TN432.1

2007010822

一种高性能带隙基准源的设计与分析/曾宏博，胡锦，陈迪平(湖南大学微电子研究所)//电子工程师.―2006，32（2）.―9～12.

提出了一种采用0.6μm1PIM（单层Poly，单层Metal）CMOS工艺的高性能带隙基准电压源电路（BGR）设计。该电路能够在电压范围[4.0V，6.0V]内稳定工作，实现了一阶PTAT（与绝对温度成比例）温度补偿，并具有较好的电源抑制比和较低的温度系数，应用在热释电红外传感器专用控制芯片之中。HSPICE模拟和芯片测试结果表明，其电源抑制比可达

到65dB，在0℃～70℃范围内精度可达到23×10-6

/℃，当VDD为5V时功耗仪为158.6945μW。图5表2参11

TN432.1

2007010823

一款超低噪声快速启动的CMOS带隙基准电路设计/刘鸿雁，来新泉(西安电子科技大学电路CAD所)//电子工程师.―2006，32（2）.―5～8.设计了一款主要应用于集成稳压器的精密CMOS带隙基准电路。在降低高频噪声、增强输出对电源纹渡抑制能力的同时引入快速启动电路，改

TN452007010825

用电磁带隙材料设计口径耦合微带天线/付云起，袁乃昌(国防科技大学电子科学与工程学院)//电波科学学报.―2006，21（1）.―108～111.

将电磁带隙材料用于孔径耦合微带天线的设计，利用其频率带隙抑制天

线中激励的表面波，分别考虑高介电常数和低介电常数的情况。仿真和实验结果均证明在表面波的影响比较显著的情况下，电磁带隙材料的引入可以有效的抑制表面波的传播，从而改善原有天线的性能。从设计的例子来看，对于孔径耦合微带天线，在提高增益上的作用更显著。图6表0参11

TN452007010826

脊形波导缝隙天线的共形FDTD分析/郑秋容，袁乃昌，付云起，张国华(国防科技大学微波技术发展中心)//系统工程与电子技术.―2006，28（1）.―20～22，98.

采用一种改进的局部网格共形时域有限差分法（FDTD）对脊形波导宽边缝隙天线进行数值分析，该方法部分修改磁场的迭代方程，提高了计算精度。给出了计算所得到的波导缝隙天线阵单元的回波损耗参数（S11）和方向图，通过与实验结果相比较，两者吻合得较好，从而证明了该分析模型和计算方法的正确性与有效性。图7表0参10

TN4532007010827

低功耗13b107

样品/s模数转换器/李福乐，王红梅，李冬梅，王志华(清华大学微电子学研究所)//清华大学学报（自然科学版）.―2006，46（1）.―115～118.

描述一个基于0.6μmCMOS工艺的、低功耗的13b，107

样品/s流水线模数转换器（ADC）的设计。为了达到13b的转换精度，在电路设计中采用了电容误差平均技术；为了实现低功耗设计，在电路设计中综合采用了运算放大器共享、输入采样保持放大器消去、按比例缩小和动态比较器等技术。在考虑工艺实现中的非理想因素的条件下，对ADC电路进行晶体管级Monte-Carlo仿真，当ADC以10MHz的采样率对1MHz的正弦输入信号进行采样转换时，在其输出得到了82dB的非杂散动态范围，并且此时ADC模拟部分的功耗仅为11mW。图4表0参6

TN4

2007010828

基于遗传算法的片上螺旋电感模型优化方法/冯晖，钟晓征，杨华中(清华大学电子工程系)//微电子学.―2006，36（1）.―38～42.

给出了一种基于遗传算法的片上螺旋电感宽带电路模型优化方法。通过对螺旋电感Y参数变化规律的分析，首先给出一种能够工作在高频段的电路模型结构。对每个频段内电路模型的参数优化被认为是一个误差最小化的多目标优化问题，将具有全局搜索能力和鲁棒性能的遗传算法引入到该优化过程中。介绍了遗传算法的优化过程以及其中采用的子频带划分方法。优化结果表明，针对不同几何参数的螺旋电感，该优化方法都能得到误差在5％以内的宽频带电感模型。图5表3参6

TN4

2007010829

低频段腔体滤波器的小型化设计/李春红，李志强(中国电子科技集团公司第研究所)//无线电工程.―2006，36（2）.―45～47.

介绍一种微波低频段腔体滤波器的设计方法。首先给出多种加载腔体的结构形式进行分析比较，并通过2个设计实例和测试结果，证明采用双同轴腔体加载形式。可以实现结构的微型化。该结构与普通的加载型腔

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体滤波器相比，谐振器长度可以极大缩短，腔体也能保持比较高的Q值。度，后者可以加快部分积的压缩，减少电路内部的伪翻转，从而降低功图3表0参3TN42007010830串扰约束下超深亚微米顶层互连线性能的优化设计/王颀，单智阳，朱云涛，邵丙铣(复旦大学国家微电子材料与元器件微分析中心)//电子学报.―2006，34（2）.―214～219.

优化顶层互连线性能已成为超深亚微米片上系统（SOC）设计的关键，

该文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法，该方法由基于分布RLC连线模型的延迟串扰解析公式所推得，通过HSPICE仿真验证，对当前主流工艺（90nm），该优化方法可令与芯片边长等长的顶层互连线（23.9mm）的延时减小到182ps，数据总线带宽达到1.43GHz/μm，近邻连线峰值串扰电压控制在0.096Vdd左右，通过由该方法所确定的各工艺节点下的截面参数和性能指标，可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势。图7表3参10

TN4552007010831

一种新型一维周期DGS单元结构特性研究/曹毅，王光明(空军工程大学导弹学院)//电子与信息学报.―2006，28（1）.―177～179.该文设计了一种新型一维周期地面缺陷（DefectedGroundStructure，DGS）单元结构，该DGS单元结构提高了等效电感。增加的等效电感可以容易控制DGS平面电路的截止频率特性，设计的周期DGS单元结构有非常好的截止和带阻特性。为了显示改进的等效电感，该文设计了3个周期相同而单元尺寸不同的DGS电路。DGS电路的测试结果显示截止和带阻的中心频率特性由该DGS单元结构的物理尺寸决定。图6表1参8

TN462007010832

基于混沌系统的真随机数发生器芯片设计和实现/张亮，戎蒙恬，诸悦，吕永其(上海交通大学芯片与系统研究中心)//上海交通大学学报.―2006，40（3）.―421～424，430.提出了一种真随机数发生器的硬件设计。结合时间离散混沌与振荡器采样，即由时间离散混沌系统作为高频振荡源，通过低速时钟采样产生随机数。理论研究和测试分析证明，该方案能生成分布均匀、彼此的

随机信号。经制版流片后，芯片能在1MHz时钟下输出满足随机性测试的串行随机数，且抗干扰性较好。图8表0参7TN472007010833

一种高速低功耗电荷泵电路的设计/应一帜(台州职业技术学院)//电子工程师.―2006，32（1）.―12～14.

介绍了作为高速锁相环电路集成芯片一部分的高速低功耗电荷泵电路的设计。所设计的锁相环路适应高频工作环境，电路结构采用当前的主流结构——D/A混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器结构，没有反馈回路，提高了工作频率，并且缓解了传统鉴频鉴相器中死区的产生。电荷泵结构进行了一定的改进，既使电路结构简单，又削弱了MOS管带来的非理想特性，使得电荷注入、电荷分享、时钟脉冲馈通等寄生效应得到最大程度的减缓，同时保证高速、低功耗的电路性能。压控振荡器采用环路振荡器结构，易于集成而且功耗低。图8表0参8

TN472007010834

带障碍增强型O-Tree布图规划算法/温宇杰，童家榕(复旦大学专用集成电路与系统国家重点实验室)//复旦学报（自然科学版）.―2006，45（1）.―34～38.

扩展了现有的基于O-Tree的布图算法，提出了一种可以处理带障碍模块的布图算法。修改了原算法中对O-tree的扰动（perturbing）方法，扩展

了算法在布图解空间中的搜索范围，修改后的算法对自由模块进行布图，并通过消除自由模块与障碍之间的重叠，得到满足障碍位置约束的布图；其时间复杂度为O（n7/2

m），其中n是自由模块的数目，m是障碍的数目，布图测试电路的运行结果显示，修改后的算法比原算法可以得到更优化的布图结果。图3表3参6TN472007010835基于冗余算法和跳跃式结构的位乘法器的研究/孙海珺，邵志标，迟晓明，邹刚(西安交通大学电子与信息工程学院)//西安交通大学学报.―2006，40（2）.―191～194.

为了提高乘法器的综合性能，提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构，前者可以减少部分积的数目，提高部分积的产生速

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耗。基于冗余Booth三阶算法和跳跃式Wallace树结构，采用0.25μm

CMOS工艺，实现了×位全定制乘法器，其乘法延时为4.3ns，芯

片面积为1.38mm2，50MHz频率下的动态功耗仅为47.2mW。模拟验证表明，与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比，该

乘法器的乘法延时减少了23％，

功耗降低了17％，面积减少了20％。图9表2参5TN472007010836

宽带自适应OFDM系统中可伸缩FFT处理器的设计和实现/余辉，张朝阳(浙江大学信息与电子工程学系)//电路与系统学报.―2006，11（1）.―71～75，80.

基于Radix-22SDF（single-pathdelayfeedback）的蝶形运算结构设计了一个级数在、256、1024、2048之间可选的可伸缩FFT（ScaleableFFT）处理器，以较少的硬件规模满足了宽带自适应正交频分复用（OFDM）传输系统子载波数目可变、数据流量高、低处理延迟、设置灵活的处理要求。文中还针对输入OFDM信号的波形分布特性，仿真分析了该FFT处理器在采用不同的中间处理字长和旋转因子量化字长时其输出信噪比和所占用逻辑单元数目的变化，并据此合理选择了实现参数，在性能提高的同时有效减少了其硬件规模。图11表3参9

TN472007010837

LCD定标器芯片设计的FPGA验证方案研究/向祖权，邹雪城，刘政林，李仕杰(华中科技大学电子科学与技术系)//华中科技大学学报（自然科学版）.―2006，34（1）.―90～92，95.

介绍了LCD定标器的总体结构和工作原理，以及应用Xilinx公司的Virtex-Ⅱ系列FPGA进行LCD定标器芯片功能验证的方案。该方案使LCD定标器芯片和其他外部模块组成一个完整的工作系统，能对芯片的预期功能进行全面系统的验证，从而尽早地发现前期设计中存在的问题，以便及时修改RTL级代码来确保芯片的设计功能完全正确，达到预期设计目标。验证结果表明，提出的方案正确可行，良好地完成了验证定标器设计功能的任务。图3表0参1TN472007010838RTL代码域故障模型/罗春，杨军，高谷刚，顾明(东南大学国家专用集

成电路系统工程技术研究中心)//电路与系统学报.―2006，11（1）.―76～80.该文提出了一种VerilogRTL（RegisterTransferLevel）代码域故障模型和相应的测试点生成策略。该故障模型能准确全面地反映导致域错误的原因，而且需要测试点较少。与现有的一些故障模型做了比较，证明这种域模型和策略是有效可行的。图5表1参16

TN47，TN911.732007010839

嵌入式系统中MPEG-4解码IDCT的硬件实现和验证/师超，高谷刚，杨军，林博(东南大学国家专用集成电路系统工程技术研究中心)//电子工程师.―2006，32（1）.―15～17，44.

离散余弦反变换（IDCT）广泛应用于MPEG-4等视频压缩、解压缩应用中。在嵌入式系统中。IDCT运算的效率将直接影响MPEG-4实时解码性能。文中根据嵌入式系统的特点，提出了一种新的IDCT硬件实现方法，并采用了一种新的验证手段对该硬件实现进行了全方位的验证。该方案已经应用于一款SoC芯片中的硬件MMA（多媒体加速单元）中。图2表2参4

TN47，TN949.1972007010840

大规模可编程器件在数字电视传输技术研究中的应用/王琎，潘长勇(清

华大学信息学院清华大学微波与数字通信国家重点实验室)//电视技

术.―2006，

（1）.―36～38.介绍了大规模可编程器件在数字电视传输技术中的应用，

并以DMB-T信道编码调制单元为例介绍了大规模可编程器件在数字电视传输技术研究中的应用。图1表1参0

TN47，TP391.412007010841

电路划分算法改进/南国芳，李敏强，寇纪淞(天津大学)//电子测量技

术.―2006，29（1）.―24～25.为提高电路划分的质量，对K-L电路划分算法运行的终止条件进行改进，给出相关的公式推导过程，使得算法找到同样的解节省1/2的程序运行时间。图2表0参2

TN4922007010842

1000BASE-T物理编码子层的硬件实现/许伟，叶凡，郑国祥，任俊彦(复旦大学材料科学系)//复旦学报（自然科学版）.―2006，45（1）.―16～20.

介绍了1000BASE-T物理编码子层（PCS）采用的4D-PAM5编码算法，分析编码算法中的一些关键性技术。提出解码流程，并给出了解码中字同步算法及其硬件结构。用VerilogHDL完成了PCS的硬件设计，进行了仿真验证，并给出了流片测试结果。图9表0参5

的需要，大大节约了面积和功耗。在晶振的绝对抖动σ约为16ps情况下，输出25MHz测试时钟信号σ仅为11ps。表明该频率综合器有较强的抑制噪声能力，能很好满足发送和接收电路对于时钟性能的要求。芯片采用SMIC0.18μm的标准CMOS工艺，电源电压为1.8V，功耗小于4mW。图8表0参8

TN4922007010848

H.2/AVC硬件解码器设计及其验证策略/石磊，林涛，焦孟草(同济大学超大规模集成电路研究所)//微电子学.―2006，36（1）.―16～18，26.

提出了一种H.2/AVC硬件解码器的SOC/ASIC设计方案，并在实现电路的基础上，重点分析了基于文中的硬件设计方案的验证策略。该设计方案已经在基于FPGA的验证平台上通过功能原型验证，结果证明，这是一个完全可行的H.2/AVC硬件解码设计方案。图5表0参4

TN4922007010843

新型激光无线打靶系统的设计/闫瑞杰，何小刚，柴婷婷(太原理工大学)//太原理工大学学报.―2006，37（1）.―104～107.

采用先进灵活的现场可编程门阵列即FPGA芯片来进行信号的采集、处理，充分发挥了它强大的I/O功能以及现场可编程功能，这大大缩减了由于产品升级换代带来的更改硬件电路的时间。独特的编码电路大大提高分辨率，实验表明该打靶系统分辨率较高（能精确到100个点），运行稳定，而且也更加安全。另外整个系统为无线的，便于移动、携带。图5表0参6

TN4922007010849

快速3DDWT核心算法的VLSI并行化设计/魏本杰，刘明业，周艺华，

成宝栋(北京理工大学计算机科学技术学院)//北京理工大学学报.―2006，26（3）.―211～215.

TN4922007010844通过深入研究三维离散小波变换（3DDWT）核心算法，将其分解为3个一种新的减少媒体处理器中寄存器文件复杂度的方法/琚小明，姚庆栋，一维的小波变换（1DDWT）。在完成3DDWT软件实现的基础上，提出史册，洪享，周莉(浙江大学信息与通信工程研究所)//电路与系统学了一种并行化设计的VLSI结构，由3个片上双口RAM存储中间结果并报.―2006，11（1）.―60～，70.进行矩阵转置，建立了3个1DDWT组成的流水化模型，设计中利用有寄存器文件被广泛地应用于最新的DSP和媒体处理器的设计，为了能够限状态机（FSM）控制流程。仿真实验证明，设计方法正确有效，处理减小处理器所开销的芯片面积、功耗以及体系结构的复杂度，必须合理速度比串行方式提高约66％，工作频率达59MHz，可满足视频编码器的设计寄存器文件结构。该文通过对现行采用的几种寄存器文件结构的分实时性要求。图6表1参9析对比，提出了一种新的寄存器文件单元结构，即将寄存器文件作

为一个流水级单元，并且通过编译器静态调度的方法实现了寄存器文件TN4922007010850端口数的减少以及旁路电路的简化。从实验的结果可以看出，该结构不仅能满足媒体处理器的目标要求，而且对VLIW结构的媒体处理器有重要的意义。图5表5参9

铁氧体驱动与双路功率MOS单片集成电路研究/石红，谭开洲，蒲大勇，冯建(中国电子科技集团公司第二十四研究所模拟集成电路国家重点实验室)//微电子学.―2006，36（1）.―19～22，29.

介绍了一种集成低压铁氧体驱动器和功率MOS管的单片集成电路。其内建驱动器工作电压9V，功率MOS管极限电压大于80V，工作电流3A。该电路内含D/A转换器、双路比较器、触发器和组合逻辑电路，以及过频过压保护等功能，采用键合SOI深槽的CMOS/LDMOS工艺制作。图7表2参2

TN4922007010845

H.2/AVC解码器芯片应用简介/祝敏，刘济林，陈国斌，袁开智(浙江大学信息与电子工程系)//电视技术.―2006，（2）.―30～33.介绍了目前市场上一些主流的支持H.2视频解码的芯片，比较了他们的特性和应用，并简述了自行开发的应用于移动视频领域的H.2视频芯片，指出了移动视频芯片开发的必要性和今后发展趋势。图8表1参2

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TN4922007010846

新型全数字三相SPWM信号产生芯片的设计与实现/高勇，余宁梅，陈利杰，唐善强(西安理工大学电子工程系)//半导体学报.―2006，27（1）.―126～131.

针对电力电子领域的需要，自行研制了一种新型三相正弦脉宽调制信号产生芯片，该芯片采用了改进的直接数字频率合成算法、流水线结构与ROM分时复用技术，保证了芯片的高性能和速度，节省了芯片面积，芯片系统时钟可达24MHz，输出信号的范围为DC到4kHz，精度为65536级，控制功能齐全。采用0.35μmCOMS工艺流片，测试结果显示芯片达到设计指标。图11表1参6

一种适应于低电压工作的CMOS带隙基准电压源/李树荣，李丹，王亚杰，姚素英(天津大学电子信息工程学院)//天津大学学报.―2006，39（1）.―119～123.

采用0.5μm标准的CMOS数字工艺。设计了一种适用于低电压工作的带隙基准电压源，其特点为通过部分MOS管工作在亚阈值区，可使电路使用非低压制造工艺，在1.5V的低电源电压下工作。该电压源具有结构简单、低功耗以及电压温度稳定性好的特点。模拟结果表明，其电源抑制比可达到88db，在-40～140℃的范围内温度系数可达到1.9×10-5℃，电路总功耗为37.6275μw。图8表2参7

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适用于1000Base-T以太网的低抖动低功耗频率综合器/陆平，王彦，郑增钰，任俊彦(复旦大学专用集成电路与系统国家重点实验室)//半导体学报.―2006，27（1）.―137～142.采用高速鉴频鉴相器（TSPC）、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路，并能兼容10/100Mbps模式。该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟（128相）

高速并行BCH（2184，2040）编码器的VLSl优化设计/张军，王志功，胡庆生，肖洁(东南大学射频与光电集成电路研究所)//电路与系统学报.―2006，11（1）.―88～94.

介绍一种实现并行BCH编码器的设计方法，并基于TSMC0.18μmCMOS工艺设计了用于高速光通信FEC（前向纠错）级联码的并行BCH（2184，2040）编码器。采用树型结构减少逻辑层次，选择适当的共享子表达式减少逻辑门的数量，并用共享子表达式的最大个数和负载均衡方法降低BCH长码的扇出瓶颈影响，减少关键路径的延时，提高工作速度。优化设计的并行BCH（2184，2040）编码器可以实现2.5Gb/s的数据吞吐率。图9表1参10

9、电子元件、组件

TM451+.2

2007010853

了新型光学电力互感器在电力系统中的应用前景。图2表1参5

220kV电容式电压互感器的缺陷分析和故障预防/王文洪，侯慧(广东电网东莞供电局)//武汉大学学报（工学版）.―2006，39（1）.―97～100.针对电容式电压互感器的结构及内部元件存在的问题，就某工程220kV电容式电压互感器的故障原因进行了详细分析，指出了电容式电压互感器的固有缺陷，并结合系统运行情况提出了相应的预防措施，最后展望

TM45220070108

光学电流互感器的性能分析与试验研究/于文斌，李岩松，张国庆，高桦，郭志忠，杨以涵(哈尔滨工业大学电气工程系)//哈尔滨工业大学学报.―2006，38（3）.―353～356.

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