Candence使用手册_仿真分册
前言PCB仿真
Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的 EDA工具。进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于 Allegro SPB 15.7的 PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。 在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
Candence 仿真手册SI PI EMI
第一章高速设计与 PCB仿真流程
本章介绍高速 PCB仿真设计的基础知识和重要意义，并介绍基于 Cadence 的 Allegro SPB15.7的 PCB仿真流程。
1.1高速信号与高速设计
随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB板材的电参数影响。当系统时钟频率达到 120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的 PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过 45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于 1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图 1－1所示。
信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于 1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
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图 1－1 传输线效应
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1.1.1高速信号的确定
上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于 1/2驱动端的信号上升时间呢？一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在 PCB设计中由实际布线长度决定。图 1－2为信号上升时间和允许的布线长度 (延时)的对应关系。
PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为 0.2ns。如果板上有 GaAs芯片，则最大布线长度为 7.62mm。
图 1－2 信号上升时间与允许布线长度的对应关系
设 Tr为信号上升时间， Tpd 为信号线传播延时 (见图 1－3)。如果 Tr≥4Tpd，信号落在安全区域。如果 2Tpd≤Tr≤4Tpd，信号落在不确定区域。如果 Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。
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图 1－3 信号传播线延时与上升时间的关系
1.1.2 边缘速率引发高速问题
EDA设计工程师发现 SI问题的起因不仅仅是高速设计。真正的原因不是系统时钟速率的提高，而是驱动器上升和下降时间的缩短。随着芯片制造工艺技术的进步及 IC制造商转向采用 0.25微米或更小工艺，他们所生产的标准元件的裸片尺寸越来越小；边缘速率越来越快，最终会导致 PCB设计中高速问题的产生，而传统的高速分析是不考虑这类问题的。
此外，当 IC制造商转向可在更小面积上封装更多功能的高密度器件时，需要开发新型的封装技术。现在， BGA、CSP和 MCM等封装技术都可根据设计要求，在小型封装内提供更多的引脚和更少的封装寄生参数。尽管这些新型器件体积极小，但它们也有其自身的问题。例如，互连线较长。 即便不考虑系统时钟速率，高的上升时间和更长的走线长度也让电路板设计工程师面临着严峻的挑战。只要传输线长度引起的延迟超过驱动器上升/下降时间有效长度的六分之一，就会引起传输线问题。例如，若上升时间为 1 ns，走线边缘速率为每英寸 2ns，只要走线长度超过 1英寸，就会发生传输线问题。众所周知，走线长度小于 1英寸的电路板极为少见。因此，采用上升时间为 1ns的设计肯定会出现高速设计问题。随着新型 IC工艺的出现，情况会变得越来越糟。因为上升时间将很快发展到 1ns以下。实际上，大约每隔三年晶体管门长度就会缩短，而其相应的开关速率会增长约 30%。
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SI问题的表现方式很多。当边缘速率上升时，时序问题首先暴露出来。传输线效应造成的阻尼振荡 (Ringing)、正尖峰(overshoot)和负尖峰 (undershoot)有可能超过规定的噪音容限。在低速系统中，互连延迟和阻尼振荡可以忽略不计，因为在这种系统中信号有足够的时间达到稳定。但是当边缘速率加快，系统时钟速率上升时，信号在器件之间的传输时间以及同步准备时间都缩短了。
当边缘速率低于 1ns时，串扰问题也出现了。通常串扰问题出现在高边缘速率、高密度的电路板上，其成因是走线之间的耦合。亚纳秒级边缘速率会引起高频谐振，很容易耦合到邻近的互连线中，从而造成串扰，拥有大量高速互连的电路板特别容易产生此类问题。
当高速器件的边缘速率低于 0.5ns时，电源系统稳定性和 EMI等问题也随之产生。来自大容量数据总线的数据交换速率特别快，当它在电源层中产生足以影响信号的强波纹时，就会产生电源稳定性问题。高速信号也可能产生辐射，EMI因而也成为要关注的另一个设计问题。
1.1.3 传输线效应
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值 0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的 PCB连线中之后，连线上的最终阻抗称为特征阻抗 Zo。线径越宽，距电源 /地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。 注：关于传输线的等效电路请参照电气篇中的“相关计算”。
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图 1－４传输线的等效电路
基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。 反射信号 Reflected signals
延时和时序错误 Delay & Timing errors
多次跨越逻辑电平门限错误 False Switching 过冲与下冲 Overshoot/Undershoot 串扰 Induced Noise (or crosstalk) 电磁辐射 EMI radiation
反射信号 Reflected signals
如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。
图 1－5 反射信号
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延时和时序错误 Delay & Timing errors：
信号延时和时序错误表现为：信号在逻辑电平的高低门限之间变化时保持一段时间信号不跳变，过多的信号延时可能导致时序错误和器件功能的混乱。 通常在有多个接收端时会出现问题，电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。 信号延时产生的原因：驱动过载，走线过长。
图 1－６ 信号延时错误
多次跨越逻辑电平门限错误 False Switching：
信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。
反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。
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图 1－７ 逻辑开关错误翻转
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过冲 Overshoot/Undershoot：
过冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极
管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。
图 1－８信号的上冲与下冲
串扰 Induced Noise (or crosstalk) ：
串扰表现为在一根信号线上有信号通过时，在 PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。
信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此消除串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。
电磁辐射 EMI radiation ：
EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含本身产生过量的电磁辐射及受周围电磁辐射干扰两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作；或者是对周围电磁干扰过于敏感。
1.2 高速 PCB仿真的重要意义
1.2.1板级 SI仿真的重要意义
过去，PCB性能要采用一系列仪器测试电路板原型(通常接近成品)来评定。电路的复杂性增加之后，多层板和高密度电路板出现了，人们开始用自动布线工具来处理日益复杂的元器件之间的互联。此后，电路的工作速度不断提高，功能不断翻新，元器件之间连线的物理尺寸和电路板的电特性日益受到关注。
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从根本上讲，市场是电路板级仿真的强劲动力。在激烈竞争的电子行业，快速地将产品投入市场至关重要，传统的 PCB设计方法要先设计原理图，然后放置元器件和走线，最后采用一系列原型机反复验证/测试。修改设计意味着时间上的延迟，这种延迟在产品快速面市的压力下是不能接受的。
图 1－9 PCB设计流程比较
“ 第一时间推出产品”的设计目标不只是一句广告词，事实上，这是生死攸关的竞争需要。在产品设计初期识别、预防和改正设计错误，可以防止电路板出错，这种操作模式比以往任何时候都至关重要，PCB仿真就是最好的方法之一。板级仿真工具的作用就是在电路板制造前后帮助设计人员更快地开展调试工作。
Cadence公司的 PCB SI和 SigXplor设计工具为我们高速 PCB的仿真提供了强有力的手段，在系统方案设计与决策的时候，通过仿真往往能解决很多悬而未决的棘手问题，增加了对系统设计方案的可预见性，配合后端的 PCB设计与后仿真，能使我们从根本上解决高速信号的分析与处理问题。
1.2.2系统级 SI仿真的重要意义
新一代的 EDA信号完整性工具主要包括布线前/布线后 SI分析工具和系统级 SI工具等。使用布线前 SI分析工具可以根据设计对信号完整性与时序的要求在布线前帮助设计者选择元器件、调整元器件布局、规划系统时钟网络和确定关键线网的端接策略。SI分析与仿真工具不仅可以对一块 PCB板的信号流进行分析，而且可以对同一系统内其它组成部分如背板、连接器、电缆及其接口进行分析，这就是系统级的 SI分析工具。针对系统级评价的SI分析工具可以对多板、连接器、电缆等系统组成元件进行分析，并可通过设计建议来帮助设计者消除潜在的 SI问题，它们一般都包括
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IBIS模型接口、2维传输线与串扰仿真、电路仿真、SI分析结果的图形显示等功能。这类工具可以在设计包含的多种领域如电气、EMC、热性能及机械性能等方面综合考虑这些因素对 SI的影响及这些因素之间的相互影响，从而进行真正的系统级分析与验证。
对已经设计完成的系统的 PCB进行后仿真发现信号完整性问题常常是非常被动的事，即使后仿真找到了问题所在，解决这些 SI问题往往要从头再来，这样一来，既增加了设计成本，也发挥不了 EDA设计工具对设计的指导作用，通过前仿真来决定系统的设计方案，可以有效的解决困扰我们的高速设计中的 SI问题，将后续 PCB设计的风险降到最低，这就是 PCB SI和 SigXplor工具需要完成的任务。Cadence公司的 PCB SI和 SigXplor设计工具可以仿真实际物理设计中的各种参数，对系统中的信号完整性和时序(timing)、串扰Crosstalk)、EMI问题进行定量的分析。
运用 PCB SI和 SigXplor设计工具进行系统级前仿真可以验证设计方案的可实现性，根据设计对 SI与时序的要求来选择关键元器件、优化系统时钟网络及系统各部分的延迟、选择合理的拓扑结构，调整 PCB的元器件布局、确定重要网络的端接方案。PCB SI和 SigXplor设计工具不仅可以对一块 PCB板的信号流进行分析，而且可以通过设置 Design Link对同一系统内其它组成部分如背板、接线器、Interconnect线缆及其各个功能模块或插板进行综合分析，完成系统级的 SI分析。针对系统级的 SI分析工具可以对多板、接线器等系统组成部分进行分析，得出一系列的约束条件(Constraint)给系统的各个组成部分。在验证系统设计方案的同时得出解决 SI问题的最大设计空间(Solution space)，同样是我们 EDA工程师的首要任务。
在系统级 SI仿真和设计验证中，点到多点的拓扑分析一直是困扰 SI工程师的难点之一,随着总线频率的提高和器件的驱动能力、上升和下降延的特性差异，这些问题的解决起来越发困难，在系统背板设计过程中，还要考虑的系统对不同功能单元的兼容性，互换性、系统的满载和空载(如空载时残余导线对 SI的影响)时，不同拓扑结构对 SI的影响，要考虑到各个功能单元的最大时序余量，给它们更大的时序空间，增加模块的可实现性。目前，高速串行总线的应用在某种程度上缓解了高速系统设计中现的 SI问题，LVPECL,LVDS已经在很多高速系统中广泛采用，采用点到点的简单拓扑结构也可以避免不少高速设计问题。
系统级仿真的设计过程往往是一个不断反复的过程,通过仿真提高系统的兼容性，给各个功能模块或子单元最大的时序空间是我们追求的目标，同时，还要考虑到器件工作在最恶劣情况下(Worst case)系统的时序(timing)，过冲(Overshoot,Undershoot),EMI等方面的问题，这对于提高系统的稳定性和可靠性起到非常重要的作用。
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1.3高速 PCB仿真设计基本流程
1.3.1 PCB仿真设计的一般流程：
图 1-10 PCB仿真设计的一般流程
原理图设计阶段： 编制元件表、建立连线网表、建立元器件封装库、确定电路逻辑符号与物理器
件的映射（指定元器件封装）
PCB前仿真 高速 PCB的前仿真包括以下几个方面：
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信号完整性(SI)仿真时序(TIMING)仿真电磁兼容性(EMI)仿真
PCB布局布线： 模板设计、确定 PCB尺寸、形状、层数及层结构、元件放置、输入网表、设计 PCB
布线规则、 PCB交互布局、PCB走线、 PCB光绘文件生成、钻孔数据文件。
PCB后仿真 高速 PCB的后仿真包括以下几个方面：信号完整性(SI)后仿真，电源完整性(PI)后仿真，
电磁兼容性(EMI)后仿真功能、性能、EMI测试： 单板调试、性能测试、设计验证、温度试验、EMI测试等。
1.3.2基于 CADENCE Allegro工具的板极仿真设计的流程
Cadence板级系统设计的基本思路可用图 2.2所示的完整流程给予描述，各部分内容如下：
1. 项目管理器（Project Manager）：管理项目设计所使用的工具及工具所产生的数据。
2. 原理图输入（Design Entry）：完成设计输入，由 Concept-HDL工具实现，在这一环境中，可以灵活使用各种工具，快速高效的将原理图送入计算机，生成后续工具能够处理的设计数据。
3. 设计转换（Transfer to PCB Design）
在原理图设计完成之后，要生成描述其连接关系的文件及元件的封装说明，以便能够进入布局布线设计，或者在布局、布线完成之后，要将其最终的 PCB信息反馈到原理图上，以保证原理图与 PCB设计的一致性。
这种由前到后或由后到前的设计数据的转换与传递都是由 Design Sync工具完成的，它是连接前端原理图设计与后端 PCB设计的不可缺少的桥梁，完成原理图到 PCB或 PCB到原理图的数据传输。
4.板极设计（Board design）
实现元器件的自动与交互布局、信号自动与交互布线、生成后续制造与装配所需的各种数据文件，由Allegro工具实现。
5.高速 PCB规划设计（ Floor Planner）
PCB SI工具实现，在该环境中能够完成高速 PCB设计的性能分析，并将发现的问题传
递，到前端的 Concept-HDL或后端的 PCB Design，以便能够得到纠正。在该环境中可以对 PCB版图进行电磁兼容性（ EMC）和信号完整性分析，并将分析结果传递到 Concept-HDL和 Allegro，从而不断修改和完善 PCB版图，这一工具在信号频率较高的 PCB版图设计中尤为有用。
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图 1-11 Allgero板级设计流程
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基于 Cadence Allegro设计工具的 PCB设计流程图
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第二章仿真设置
从这一篇开始，我们进入到仿真过程。在仿真之前，必须对需仿真的 PCB一些参数进行设置。
2.1打开 BRD文件
打开 PCB SI，启动 Cadence Product Choices 界面，如图 2－1，一般我们选择 Allegro PCB SI
630(SPECCTRAQuest)：
图2－1 仿真选择窗口
在打开的Allegro PCB SI 630( SPECCTRAQuest)窗口中选择菜单File＝》Open命令，通过浏览器打开所要仿真的BRD文件，出现如下界面：
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图2-2 Allegro PCB SI 界面
2.2调用并运行设置向导
PCB SI 在进行拓扑抽取和仿真时，对要求仿真的 PCB板必须正确包含以下信息：
■网表（ Netlist）正确描述了板中的器件和连接关系。
■ PCB叠层信息（PCB stackup data）为了抽取较精确的传输线模型必须提供的参数。
■ DC 电压设置为了确定在拓扑结构中终端电压值。
■ 器件类属性（Device CLASS）
要求仿真的器件的 IC, IO or DISCRETE属性正确，如集成电路为 IC属性，接插件为 IO属性，电阻为 DISCRETE属性等。
■ 仿真模型分配 对于要求仿真网络所涉及到的器件的仿真模型要正确分配。 ■ 正确的 PINUSE属性
器件的 PINUSE属性包括 BI, GROUND, IN, NC, OCA, OCL, OUT, POWER, TRI, UNSPEC，必须对该属性正确设置。
根据上述要求，PCB参数的设置主要包括： PCB板叠层参数设置、 DC网络的属性设置、器件属性设置(CLASS和 PINUSE属性)、信号模型分配等。其中 PCB板叠层参数设置在前仿真中，由于没有布线信息，可以在前仿真时不设置，但在后仿真时，由于此时要对实际布线结果进行仿真，因此必
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须对板叠层参数进行设置。
PCB参数的设置可以手工单步设置也可以采用 Database Setup Advisor自动引导设置，手工单步设置与自动引导设置每一步执行后的的功能界面是一样的。下面我们讲述自动引导设置的步骤，手工设置就不再重复。在进行参数设置之前应对所仿真的 PCB有较详细的了解。
通过菜单Tools＝》Setup Advisor命令打开 Database Setup Advisor窗口，打开的窗口如下图所示：
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图2－3 Database Setup Advisor窗口
2.2.1编辑叠层参数和线宽以适应信号线阻抗
在上图中2-3点击“
”按钮会弹出Database Setup Advisor—Cross－Section窗口，在这个
窗口中会出现一个“ ”按钮，点击这个按钮将会弹出 Layout Cross
Section窗口，在这个窗口里就可以按照上边PCB加工厂家提供的叠层参数将该 PCB板的叠层所需的参数设置好，其窗口和设置好的参数入下图：
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图2－4 Layout Cross Section特征阻抗设置窗口
参数设置好了之后，点击该窗口左下角的“这样叠层就设置完了。
上图的 Impedance列表不必输入，它是根据前面输入的介质厚度、线宽和铜厚自动计算出来的，我们每改动一个参数的时候，按一下键盘的 Tab键，Impedance值就会动态的改变，这样也可以验证 PCB加工厂家提供的叠层参数是否正确。通常计算出的阻抗值与期望值只要差别不是太大，我们都认为其是正确的，因为每个 PCB加工厂家的工艺水平不同，实际生产出的 PCB的阻抗值与 Cadence理论计算出来的阻抗值肯定是有一定的偏差的。
Layout Cross Section窗口左下角还有关于板厚的动态显示，板厚为 2mm+/-10％，最大不能超过 2.2mm，如果板厚超厚了或者没有达到 2mm，还需要调整一下介质或者铜厚，使最终板厚满足 2mm的要求。
”按钮关闭 Layout Cross Section窗口，
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如果需要对差分信号进行仿真，则将 Layout Cross Section窗口右下角的 Diffrential Mode复选框“√”上，这样参照下图的设置将差分信号的线宽和线距设置正确，将 Coulping Type的选项选成 EDGE模式（信号线的边缘 vs.信号线边缘）。参数设置结果如下图所示：
图2－5 Layout Cross Section差分模式设置窗口
在上图中，如果我们改变线宽，在键盘上按 Tab键或者将光标移开时，将会弹出如下的窗口：
图 2－6 选择计算的目标窗口
上图的意思是选择重新计算的目标，即是，如果选择 Diffrential Impedance那么就是线间距不变，重新计算一下阻抗值；反之，则是阻抗不变，调整线间距。我们通常是线间距不变重新计算阻抗值。
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同样，在我们改动线间距的时候也要弹出一个类似图 2-7的窗口来，照样是线宽不变而重新计算阻抗值。其弹出的窗口如下：
图 2－7 选择计算的目标窗口
2.2.2输入 DC网络电平
在上一步骤（叠层参数设置）进行完之后，接下来点击“
”按钮，下面就是对DC网络的电
平值进行设置了。鼠标点击Database Setup Advisor—DC Nets窗口内的“”按钮，就会弹出Identify DC Nets窗口（在弹出该窗口之前，如果出现某某DC网络没有Power和GND 焊盘的时候，关闭提示窗口即可）。打开窗口界面如下：
图 2－8 Identify DC Nets窗口参照上图2-8，将DC网络的电平值进行设置，例如： ● 选择GND网络，右边电平值输入“ 0” ● 选择+3.3v网络，右边电平值输入“ 3.3” ● 选择VCC网络，右边电平值输入“5”
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●选择VCC18网络，右边电平值输入“1.8”
●选择VCC25网络，右边电平值输入“2.5”点击OK按钮， ●关闭Identify DC Nets窗口
上边有一些电源接的芯片可能由于找不到IBIS模型，这样就不能对该芯片接的网络进行仿真，也就没有必要指定该芯片电源的电平值了，大家在以后的仿真过程中具体问题具体对待，没有必要指定电平的时候，可以不必指定。如果你对芯片接的网络不是很清楚，那么就把所有DC网络的电平值都输入全。
通过上边的操作步骤可以看出，电源网络命名比较规范能方便寻找电源并输入电平值，而且不会遗漏。所以希望硬件工程师对于电源网络起名一定要有规律。 关于电源网络指定电平的操作有不清楚的地方参看操作实例：
设定电平值.avi
2.2.3分立器件和插座器件的标号归类设置
在Database Setup Advisor窗口中点击“Setup窗口，点击该窗口的中下部 “
”按钮，将进入Database Setup Advisor—Device
”按钮， Device Setup窗口弹出，需要设置
的内容主要是分立元件，即连接器、电阻、排阻、电容、电感、二极管和三极管等等。具体的填写情况和含义见下图2－9：
图2－9 Device Setup窗口
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参照上图设置完之后，点击“”按钮关闭Device Setup窗口，这时会弹出 Device
Setup Changes 报告窗口，这个窗口详细的列出了 PINUSE和CLASS属性变化。点击 Close关闭Device Setup Changes 报告窗口，报告中把上边选中的 R*、C*等分立元件都罗列了出来。
2.2.4器件赋上相应的模型
在进行仿真前，要将器件赋上相应的模型，CADENCE应用 DML模型，这种模型可以从 IBIS转换而来。在Database Setup Advisor－Device Setup窗口中点击“Setup Advisor－SI Models窗口，点击该窗口的的“
”按钮，将进入Database ”按钮， Signal Model
Assignment窗口弹出（如果弹出警告的窗口，选择Yes继续）。这个窗口的功能主要是对器件赋相应的模型，以及对分立元件生成Espice模型。窗口界面见下图：
图2－10 Signal Model Assignment窗口
该界面有三个标签栏，提供了三种不同的列表方式进行模型分配，作用是一样的：
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●Create Model… 可以用来产生 IBIS Device Model和 Espice Device Model。一般阻容器件模型和接插件模型使用该功能产生。
●Find Model… 模型分配。例如给电阻 R706分配模型：首先选中电阻R706（Devie名称RESISTOR_SMD-31160025,1206R,51B），然后执行 Find Model …命令，出现 Model Browser界面。在 Model Type Filter中选中 Espice Device，在 Model Name pattern中输入通配符*，列出库中的所有 Espice Device模型。选中 50或者resistor50后模型将自动分配给器件R706。
●Edit Model… 编辑模型参数
●Auto Setup 自动分配模型。当模型名与器件的 Refdes名相同时，执行 Auto Setup命令可以自动将模型分配给该器件。
●Save… 保存模型分配映射文件。 ●Load… 调入模型分配映射文件。 ●Perference… 仿真参数设置。
在赋器件模型之前要将模型所在的路径赋正确（一般器件的 IBIS模型都集中放在一个目录
下），模型的路径管理菜单是：Analyze＝》SI/EMI Sim＝》Library或者点击工具栏图标“都可以打开如下的 Signal Analysis Library Browser窗口：
”
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图2－11 Signal Model Library Browser窗口
3.2.4.1 用公司仿真库给器件赋模型 我们公司有统一的仿真库， 所以要求用统一的仿真库
流程进行模型配置。公司的仿真库由专人进行
维护和管理。在使用仿真库时直接调用总库的 NDX进行浏览或查询，自动给器件赋上模型，然后在 PCB仿真设计环境下直接调用 dml文件（模型）进行仿真。关于仿真库的具体使用可参照《仿真库使用手册》。
公司的仿真库放在服务器 10.12.18.61\\ztelib\\SigNoiseLib下，公司统一库根据模型的分布和管理分成十个 ndx文件，如下图 2－12：
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图 2－12公司仿真库在给 PCB的元件赋模型前，先进行路径设置：在 PCB设计环境下， Setup→User Preferences…→Design_paths→signoisepath:→选择 NDX文件所在目
录，如映射盘 Z:\\SigNoiseLib，如下图所示：
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图 2-13设置公司仿真库路径
一块经过仿真的单板的文件管理，应该有其对应的模型配置文件 DAT，根据单板要仿真的器件先估计一下模型的分布情况，确定要调用的 NDX文件，在 PCB仿真设计环境下，把所用到的 NDX调出来，如图 2－14：
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图 2－14调出所用到的 ndx
然后可以查看模型的自动配置情况，操作如图 2－15：
图 2－15按仿真库自动配置模型
从图 2－16可以看到模型的自动配置情况，在这过程，如果前面没有对电源网络进行定义，会有一个提问，按“YES”继续。
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图 2－16模型配置情况
具体内容请参见专门的《仿真库使用手册》和仿真库管理流程。
3.2.4.2 手工给器件赋模型 如果需要手工调用模型，请按下面的步骤进行：由于Cadence软
件不能直接使用 IBIS模型，所以IBIS模型必须转换成 Cadence可识别的DML文件才可以，转换的菜单在上图 3-11最下端的 Translate＝》ibis2signoise，转换之后的 DML文件可以与IBIS文件放在
同一目录下，转换的操作实例为：
生成DS90CP22的DML文件.avi
如果，你转换IBIS模型报错的话，用IBIS模型的语法检查程序：开始＝>程序＝>Allegro SPB 15.7=> Model Integrity，进行语法检查，检查结束后将正确的[File name]改成所需模型名即可。
DML文件转换完成之后，下面就将这些文件所在的路径加到 Device Library Files列表下边，点击 Add Existing Library->按钮，在下拉列表中选择 Local Library Path 选项，然后通过浏览器将 DML文件所在的
路径指上去即可，具体的操作实例为：
添加DML库路径.avi
这时再看Device Library Files下边的列表里将多出来许多 Dml的路径文件，如下图所示：
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图2－17添加DML文件之后的Signal Model Library Browser窗口
上图3-16的意思是DML模型的路径是： E:\\Simulation_Training\\IBIS_Model\\，阻、容和连接器件的 Espice模型将加到与BRD文件同一目录的devices.dml文件当中,你现在可以打开devices.dml文件看看，文件是空的。
到此，模型库的路径算是连接起来了，关闭 Signal Model Library Browser窗口。接下来的工作就是将库路径里面的模型加到相应的器件上即可，赋元件的模型的具体的操作步骤为：
在图2-10所示的 Signal Model Assignment窗口中找到要赋模型的器件并用鼠标点击该元件的 Device名字 ●鼠标点击下边的
按钮
●在弹出的 Model Browser窗口里面找到相应的模型（注意上边的三个模型过滤参数分别为： All Libraries、Ibis Device和*）
● 选择Close按钮关闭 Model Browser窗口赋该元件的模型的图解说明如下：
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图2－18添加模型的图解说明窗口
按照此方法就可以将其它有 IBIS模型的器件都赋上模型，对于阻、容器件，通常是没有 IBIS模型的，我们需要根据其值的大小创建一个Espice模型，创建的过程见下图：
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图2－19添加电阻 Espice模型的图解说明窗口
在上图1-13中点击 “
的参数设好之后点击“
”按钮之后就会弹出如下图 3-19所示的窗口，照下图 2－20
”按钮结束。
图2－20添加电阻 Espice模型的图解说明窗口（续）
生成电阻模型的实例如下：生成2k电阻的ESpice模型.avi
对于与仿真无关的阻、容器件可以不必都生成并赋上 Espice模型，仿真哪个信号或者哪组信号，主要与这些信号相关的器件都有模型就可以了，到此，赋模型的工作结束了。这时再打开 devices.dml文件，可以看到，已经有添加的电阻的Espice模型。
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查找电阻模型的实例如下：
查找电阻模型.avi
2.2.5使用SI Audit 进行核查
在Database Setup Advisor－SI Models窗口中点击“Setup Advisor－SI Audit窗口，点击该窗口的的“
”按钮，将进入 Database
”按钮， Net
Audit窗口就会弹出，该窗口主要的功能就是检查要仿真的网络设置情况，相应网络的器件模型是否赋全，叠层设置的参数信息等等。假设需要对 TC总线有仿真要求，我们对 TC*信号检查一下，在网络过滤器中输入 TC*，按键盘 Tab键，选择 TC1网络并点击 出的窗口如下：
按钮，弹
图 2－21 Net Audit图解说明窗口
对于缺少模型的元件，需要返回上一步骤赋模型的窗口中进行添加，如果没有错误就可以关闭 Net Audit窗口了，在Database Setup Advisor－SI Audit窗口中点击“真设置向导。
”按钮结束仿
2.3设置 IO管脚的测试条件和逻辑门限值
在给器件赋好模型后，我们还有一个需要经常修改的地方，就是模型参数中的测试条件，这是因为同一器件的不同功能的 IO管脚可能使用的是同一个 IOCell模型，厂家在测试这些管脚的功能参数时可能使用了不同的测试条件，因此我们在对不同的管脚所在的网络进行仿真时，必须根据
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该管脚实际测试条件进行设置。
执行 Analyze ->SI/EMI Sim ->Library…启动 Signal Analysis Library Browser界面，选中你所需设置的器件，再启动 Model Browser界面。选中所需管脚，点击 Editor，启动 IOCell Editor界面，如图 229所示。其中有四个标签，我们会经常修改的是 Delaymeasurement标签，该标签的内容必须根据 DATASHEET的数据进行填写。
因为现在公司有统一的 IBIS模型库，DATASHEET有这些参数的已加上了，但往往有些粗糙的 DATASHEET没有给出这些参数，此时使用该器件的设计人员必须向厂家咨询获得该参数，否则仿真将无法进行。
图 2-22修改 IO管脚的测试条件
另外，除了 DelayMeasurement标签需要设置外，通常还需要设置输入缓冲器模型 Input Section标签中 Logic Thresholds 的 High和 low值，如图 2-23所示。
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图 2-23设置 IOCell 中的逻辑门限值
2.4差分驱动器的设置
当仿真差分线时，可以将差分线一起提取拓朴，这就要将两个驱动器一起提取 IO模型，这需要在模型中作些修改：
执行 Analyze ->SI/EMI Sim ->Model，启动 Signal Model Assignment界面，如图 2-24所示。选中你所需设置的器件，再启动 IBIS Device Model Editor界面。点击需要设置成差分对的一个管脚，将自动弹出 IBIS Device Pin Data界面，如图 2－25所示。对于差分对，在 Diff Pair Date下面，选择 Type类型，如反向还是不反向，然后在 Mate Pin中填入耦合管脚，如 3，图 2-26所示，这样就将 2和 3两个管脚组成了一对，提取拓朴时会一起提出。
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图 2-24 Signal Model Assignment 界面
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图 2-25 IBIS Device Model Editor界面
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图 2-26 IBIS Device Pin Data界面
2.5仿真分析参数设置
在仿真之前，还需要对信号的仿真分析参数进行设置。在PCB SI界面中选择Analyze＝》SI/EMI＝》Preferences菜单，弹出 Analysis Prefences窗口。 1）首先选择DeviceModels标签，如下图2-27所示：
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图2－27 Analysis Prefences窗口的DeviceModels标签栏
■ Default IOCell Models
缺省 IO单元模型。使用该项用来决定仿真时，如果遇到未赋模型的器件时是否使用缺省的 IO单元模型。如果将 Use Defaults For Missing Component Models的复选框选中，表示将使用缺省的 IO单元模型。一般说来，该项没有太大意义，缺省 IO单元模型是 Cadence的模型库中的 IO模型，它与实际具体的器件模型相比误差较大，没有使用价值。
■ Buffer Delay Selection 缓冲器延时选择。缓冲器延时有两种选择：On-the-fly和 From library。 On-the-fly是根据测试负载的参数计算出 Buffer Delay曲线，From library是从库中获取。在实际应 用时，我们均是通过器件的 DATASHEET查出测试条件由软件自动计算出 Buffer Delay曲线，因此该项通常设为 On-the-fly。
2）再选择 InterconnectModels标签，参照下图 2-28设置（基本上传输的单板都控制特征阻抗50Ω，
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这里将默认阻抗改成50Ω即可）：
图2－28 Analysis Prefences窗口的InterconnectModels标签栏
其它标签栏内的参数不必改动，就按默认设置即可，点击“窗口。
下面是图 2-28的参数说明：
Unrouted Interconnect Models组合框（对于 PCB板中未连线的信号，采用以下参数）： ●Percent Manhattan：设定未连接的传输线的曼哈顿距离的百分比，缺省为 100%。 ●Default Impedance：设定传输线特性阻抗，默认为 60ohm。
●Default Prop Velocity：默认传输速度，默认值为 1.4142e+008M/s，此时对应εr=4.5，1ns延时对应传输线长度为 5600mil。
”按钮关闭 Analysis Prefences
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11.81inch / ns
信号在电路板上的传输速度的计算公式为：Velocity= 3×108 m / s
εrε
=
r
传输延时公式为：PropDelay= t pd = length
velocity Routed Interconnect Models组合框（对于 PCB板中已连线信号，采用以下参数）： Cutoff Frequency：表明互连线寄生参数提取所适应的频率范围，缺省为 0GHz。在对 IBIS的 PACKEG等寄生参数进行 RLGC矩阵提取时，为了不考虑频率的影响将截止频率设为 0，此时的矩阵不依赖于频率，并且提取速度较快，但精度稍差。当设置了截止频率后，RLGC矩阵将是综合矩阵，它将基于频率的参数影响，考虑了频率参数影响的 RLGC矩阵具有较高的精度，但提取速度较慢。如果对该值设置，一般建议设置该值不要超过时钟频率的三倍。
Shap Mesh Size：表明将线看成铜皮的边界尺称范围，即标明作为场分析的最大铜箔尺寸。如果线宽大于这个尺寸值，则使用封闭形式公式进行模型提取，缺省为 50mil。 Via Modeling：表明所采用的过孔模型。
Fast Closed Form：场模拟程序实时产生一个过孔子电路而并没有建立一个近似的 RC电路，这样节省了仿真时间，但没有使用模型那么准确。 Ignore Via：忽略过孔的影响。 Detailed Closed Form：在互连模型库中寻找相近似的过孔模型，如果没有合适的模型，则 由场模拟程序产生一个由近似 RC矩阵组成的过孔模型并存储在模型库中。
Diffpair Coupling Window：差分对耦合窗口，表明用来定位差分对相邻网络的基于最小耦合长度的研究窗口的尺寸，缺省值为 100 mils。 Topology Extraction
：当选中时，规定差分网络只能被当作一对线提取。当不选时，差
分网络能单独地提取。 Simplification：差分拓朴的简化模式，规定首先用提取拓朴的所有耦合路
径的最小距离计算，然后不平衡的最大长度为这个最小距离的几倍（默认为 8） Crosstalk 对于串扰分析，需要确定以下信息：
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Geometry Window：用来说明在仿真时距离主网络的互连线边缘多少范围内（横向和纵向均考虑）的网络需要作为干扰源来考虑。如图 2-29所示。
图 2－29 Crosstalk
说明 Min Coupled Length：最小耦合长度。用来说明在 Geometry Windows范围内，两根相邻线至少需要有多长的平行走线距离才考虑它们之间的串扰。
Min Neighbor Capacitance：最小耦合电容。确定在 Geometry Windows范围内，线与线之间的最小电容耦合程度，在这个最小电容耦合度上进行串扰分析。 SSN
Do Plane Modelling：此项用在对地平面进行分析时，选择该项，仿真器就将实平面当成分布电路来考虑。
3）选择 Simulation Tab，如图 2－30所示:
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图 2-30 Analysis Prefences窗口的 Simulation标签栏
在运行仿真前，还需要对仿真的脉冲参数进行定义：
Pulse cycle count：通过指定系统传输的脉冲数目来确定仿真的持续时间。 Pulse Clock Frequency：确定仿真中用来激励驱动器的脉冲电压源的频率。
Pulse Duty cycle：脉冲占空比。
Pulse/Step offset：脉冲偏移量，用来控制主网络驱动器与相邻网络驱动器之间的激励时间差。如果该值为正，则相邻网络驱动器在主网络驱动器之后产生激励。
Fixed Duration：指定仿真的持续时间长度。如果该值未确定，则仿真器动态的为每一次仿真选择时长。当该值确定时，仿真运行的时间就为该项中所确定的固定时间长度。此项值的大小与波形文件的大小成正比。
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Waveform Resolution(Time)：波形分辨率，决定仿真过程中产生波形的采样数据点的多少。
Run Simulation in Debug mode：当选择该模式时，在仿真前仿真器会执行该网络的正确性检查，在检查通过后才进行仿真。
4) Units Tab，如图 2-31所示：
图2-31 Analysis Prefences 窗口的Units 标签栏
该项是用来对仿真所用到的各种参数的缺省单位进行设置的。一般使用默认设置。
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5) EMI，如图 2－32所示。
图 2-32 Analysis Prefences窗口的 EMI标签栏
该项是用来设置 EMI仿真时的参数。 Standard Preferences设置：
EMI Regulation：即国际上对 EMI的一些规范。缺省是 FCC Class A级。 Design Margin dB：要求的设计余量，单位 dB。缺省是 10dB。 Analysis Distance：分析设备 EMI的测量距离。缺省是 3m。
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Advanced Preferences设置：该项里主要对计算场的一些参数进行设置。使用缺省即可。
6) Power Integrity，如图 2－33所示。
图 2-33 Analysis Prefences窗口的 Power Integrity标签栏 该项主要是对电源完整性参数的定义。使用缺省参数即可。
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第三章提取和建立拓朴进行仿真
在设置好仿真参数后，现在我们可以开始提取拓朴模型，并运用 SigXplorer软件进行仿真。
3.1自动提取拓扑
在介绍自动提取拓扑前，先介绍一下关于物理 net（Physical Net）与 Xnet（Electrical Net）的概念，如图 3-1所示：
Physical net也就是我们所说的 net，它指两个或更多个元件之间的连接。如图 3-1中的网络 CLK0_1和 CLK0R。
Xnet是驱动器（ Drivers）和接收器 (Receivers)之间的连接。一个 Xnet包含所有的通过电阻、电容或连接器连接的 Driver和 Receiver。Xnet是一种抽取的网络。如图 3－1中的 Xnet CLK0R网络。我们通常所说的拓扑结构均指 Xnet的拓扑。
图 3-1 net（Physical Net）与 Xnet（Electrical Net）
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自动拓扑提取有两种方式实现：
3.1.1通过 Signal Analysis提取拓朴
1）在 PCB SI中执行 Analyze ->SI/EMI Sim ->Probe…启动 Signal Analysis界面，如图 3－2所示。
图 3-2 Singnal Analysis界面
可以从以下几个途径来选择要进行仿真的网络： 1、 Net中直接输入网络名，同时该网络高亮。
2、点击 List of Nets…，选择你要仿真的*lst文件，在 Nets窗口出现所需仿真的网络名，同时该网络将高亮显示。
生成网络列表文件步骤如下：在 PCB SI窗口中选择菜单 Logic＝》Create List of Nets，弹出 Create List of Nets窗口，如下图 3-3所示。在 Create List of Nets窗口的 Net Filter栏中输入索引名，然后选择要加入的网络，在 List file name栏输入网络列表的文件名，点击 Save按钮，然后关闭 Create List of Nets窗口。
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图 3－3 Create List of Nets窗口
3、点击 Net Browser，出现网络过滤器，通过它可以选择网络。
4、最直接的方法是以鼠标点击所需仿真网络的飞线。在选择所需的仿真网络后，所有的网络名出现在 net窗口中，你需要选择当前仿真网络。对于某一个网络的仿真，你可以选择 Driver Pins（驱动脚）、Load Pins（负载脚）和 Other Pins（其它脚）。接下来就是选择仿真形式，你可以选择 Reports报告形式、 Waveforms波形形式，也可以抽取拓扑到 SigXplorer中对拓扑进行适当的编辑和仿真。在 Signal Analysis窗口点击 Report可以生成结果报告，点击 Waveforms可以查看仿真波形，点击 Topology可以提取拓朴结构进入 SigXplorer中仿真。对于 Report和 Waveforms这两种形式在后面的过程中有相关的讲述，下面是用抽取拓扑的方式到 SigXplorer中仿真。
3.1.2在 PCB SI的 Constraint Manager中抽取拓扑
1、选择菜单 Constraints＝》Electrical Constraint Spreadsheet或者点击工具栏图标“
”打开约束管理器窗口。 2、左边的树状窗口选择 Net＝》Routing＝》Wiring，见下图所示：
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图 3－4 约束管理器窗口
3、选择菜单 Tools＝》Options，Options的参数照下图设置（一般默认值就是如此）
图 3－5 约束管理器的 Options窗口
4、点击“
”按钮关闭 Options窗口。 5、在约束管理器右边的网络列表中找到并选择网络，点击右键在弹出的菜单中选择 SigXplorer菜单选项，这样就用SigXplorer打开了所需仿真网络的拓朴模型，见下图：
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图3－6 仿真网络的拓朴模型
6、选择菜单 File＝》Save As，输入文件名，保存一下提取的拓朴模型。 以上这 6步骤的操作实例为：
拓朴提取.avi
3.2改变 SigXplorer中的电路参数
现在我们已经进入到 SigXplorer，它的界面如图 3－7所示，在 SigXplorer中我们开始进行拓朴结构的仿真。
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图 3-7 SigXplorer 630界面
在界面的下方，有电子表格选项，包括 Parameters、 Measurement、 Result、 Command四个选项，可以根据需要在这四个选项中进行相应的选择。拓扑图中的 Parameters中的各个参数都是可以修改的，修改方法是在 Peremeters标签栏中对相应的参数栏进行修改即可： 1、在 SigXplorer的左下角的标签栏选取Parameters选项。 2、点击 CIRCUIT前面的“＋”号，打开下拉列表；点击板名前面的“＋”号，打开下拉列表；点击传输线前面的“＋”号，打开下拉列表，如下图 3-8所示：
图3－8 拓朴参数（ ns单位）
Peremeters标签栏中第一项 CIRCUIT包含了两个参数：tlineDelayMode和 userRevision。
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TlineDelayMode表示在拓扑结构中传输线延时计算方式 time和 length，time表示以时间表示延时，length表示以长度表示延时。由于默认的信号延迟都是以时间ns为单位计算的，通常我们将它换算成长度看起来直接一些，鼠标左键点击tlineDelayMode行的Value值time，点击右边出现的小箭头选择 length，然后按TAB键切换，这时拓朴参数变成下图所示的样子：
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图 3－9 提取的拓朴参数（长度单位）
在 Circuit下的 userRevision表示目前的拓扑版本，第一次一般是1.0，以后修改拓扑时可以将此处的版本提高，这样以后在 Constraint Manage里不用重新赋拓扑，只要升级拓扑即可。
3.3 SigXplorer中的仿真参数设置：
同样，在 SigXplorer中对具体的拓朴进行仿真时，还需要对一些相关参数进行设置，有些参数在 PCB SI中已经设置了，在 SigXplorer中要进行确认。
选择菜单Analyze＝》Preference打开Analysis Preferences窗口，参照下列图表对各个标签栏进行设置：
Pulse Stimulus标签栏：
图3－10仿真参数Pulse Stimulus标签栏
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Measurement Cycle：设置仿真器在第几个周期进行参数测量。一般情况下，由于驱动器的瞬态效应，我们对于时钟信号从第三个周期进行测量，对于其它的信号从第一个周期进行测量。 Switching Frequency：开关频率或称为脉冲频率。该值决定了在设置激励源为 PULSE时所使用的频率值，该值我们通常设置时钟的频率。 Duty Cycle：占空比，缺省设置为 0.5。 Offset：脉冲偏移量，用来控制主网络驱动器与相邻网络驱动器之间的激励时间差。如果该值为正，则相邻网络驱动器在主网络驱动器之后产生激励。
（注：对于Fast/Typical/Slow Definitions…中的各项设置不要轻易修改，Cadence中的缺省设置是针对最恶劣条件下的参数组合。）
Simulation Parameters标签栏：
图3－11仿真参数 Simulation Parameters标签栏
Fixed Duration：指定仿真的持续时间长度。如果这个值未确定，则仿真器动态的为每一次仿真选择时长。当该值确定时，仿真运行的时间就为该项中所确定的固定时间长度。这项值的大小与波形文件的大小成正比。如果我们需要仿真的是 2M信号，一个周期应该是 500ns（τ＝1/f=1/2x10=5x10s=500ns），所以我们设成 600ns，表示一个周期多一点。 Waveform Resolution：波形分辨率，决定仿真过程中产生波形的采样数据点的多少。使用 Default时，分辨率为传输线长的 1/100。通常我们要求分辨率为最短传输线的 1/10。 Cutoff Frequency：表明互连线寄生参数提取所适应的频率范围，缺省为 0GHz。在对 IBIS的 PACKEG等寄生参数进行 RLGC矩阵提取时，为了不考虑频率的影响将截止频率设为 0，此时的矩阵不依赖于频率，并且提取速度较快，但精度稍差。当设置了截止频率后， RLGC矩阵将是综合矩阵，它将基于频率的参数影响，考虑了频率参数影响的 RLGC矩阵具有较高的精度，但提取速度较慢。如果对该值设置，一般建议设置该值不要超过时钟频率的三倍。如果没有特殊要求通常设置为 0即可。
6
-7
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Buffer Delays：缓冲器延时选择。缓冲器延时有两种选择： On-the-fly和 From library。On-the-fly是根据测试负载的参数计算出 Buffer Delay曲线，From library是从库中获取。在实际应用时，我们均是通过器件的 DATASHEET查出测试条件由软件自动计算出 Buffer Delay曲线，因此，这项值的内容通常设为 On-the-fly。 Save Sweep Cases：当选择时指明保存仿真波形和环境数据。 Simulator：选择仿真器，包括 Tlsim和 Hspice两种，一般选择 Tlsim。
Simulation Modes标签栏：
图 3－12仿真参数 Simulation Modes标签栏
FTS Mode(s)：设置 Fast、Typical、Slow及其组合仿真模式。 Fast：以快模式进行仿真。 Typical：以典型模式进行仿真。 Slow：以慢模式进行仿真。 Fast/Slow：驱动器使用快模式，接收器使用慢模式。 Slow/Fast：驱动器使用慢模式，接收器使用快模式。为了在 Worst Case下仿真，我们一般选择 Fast和 Slow两种模式进行仿真，最后两种模式 Fast/Slow和 Slow/Fast因为在实际中不容易遇到，所以我们一般不选。
Driver Excitation驱动的激励方式 Active_Drive：以设定的激励源为驱动端，仅将拓扑中指定的驱动源作为驱动端进行一次仿真。 All_Drivers：如果是双向驱动和接收的话，两个方向分别作为驱动端进行仿真，即当作为驱动时仿真一次；当作为接收端时再仿真一次，每个能作为驱动源的器件作为驱动轮流仿真一次。
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Measurement Modes标签栏：
图 3－13仿真参数 Measurement Modes标签栏
Measure Delays At：延时测量的参考点，有两种选择：Input Thresholds（输入门限值）和 Vmeas表示以输出 Buffer的参考电压进行测量的。通常选择 Input Thresholds。 Receiver Selection：接收器选择。有两种选择： All（表示所有非驱动的器件都作为接收）和 Select One
（在仿真开始时它会让你选择其中的一个作为接收源）。根据需要选择，通常选择 All。 Custom Simulation：仿真内容。包括： Reflection（反射仿真）、Crosstalk（串扰仿真）和EMI（电磁干扰仿真）。 Report Source Sampling Data：确定是否报告源采样数据。 点击OK按钮关闭Analysis Preferences窗口。
3.4 SigXplorer中的仿真过程：
1、在发送端 IOCell模型的TRISTATE上点击一下，在弹出的下面窗口中选择Pulse选项：
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图3－14设定激励端
Stimulus State组合框： Pulse:表示激励信号为连续脉冲方波，就是时钟源性质的波形，如果选择 Pulse，整个界面
中的其他选项是灰的，不允许再选。 Rise:表示激励信号为上升沿。 Fall：表示激励信号为下降沿。 Quiet Hi：表示激励信号为恒高。 Quiet Lo：表示激励信号为恒低。 Custom：表示激励信号由该界面中的参数定制，此时界面中的其它参数将可设定。 Tristate：表示三态。通常接收端设为该状态。
其它组合框只有在 Custom状态时可用。一般对于干扰源：pulse，rise，fall；被干扰对象：Quite Hi，Quite Lo；接收器：Tristate
Terminal Info组合框： Terminal Name：表示仿真信号的类型，有 Data和 Enable两种。Data为要仿真的数据信号，Enable为使能信号，当 Enable为高时，仿真有效；当为低时，为激励源断开终端时的仿真结果。 Stimulus Type：表示激励类型。
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Stimulus Name：取的激励信号名。 Measurement Info组合框： Cycle(s)：表示在第几个周期测量数据。
Terminal组合框： Offset：仿真信号相对于时钟的延时。
Stimulus Editing组合框： 该框设置时钟信号的频率(Frequency)、样式(Pattern)和抖动( Jitter)。
2、点击OK按钮关闭图3-14的设定激励窗口。 3、在 SigXplorer窗口最底端选择 Measurements标签，点击 Reflection前面的“＋”号打开测量反射参数的列表，在弹出菜单中选择需要测量的反射参数。
5、选择菜单 File＝》Save，保存一下拓朴模型。 6、在图标工具栏点击“”进行仿真。
与反射相关的参数简介：
BufferDelayFall：如图 3－16所示。就是 BufferDelay曲线从高电平下降到测量电压值 Vmeas时的延时值。BufferDelay曲线是软件根据模型库中测试负载参数计算得到的，测试负载参数必须根据器件的 DATASHEET手册得到，不能使用 IBIS模型文件中缺省参数，原因是我们在进行时序分析时器件的各种延时参考数据都是从 DATASHEET中得到，而该数据是以 DATASHEET中的测试负载为依据的。 BufferDelayRise：如图 3－15所示。就是 BufferDelay曲线从低电平上升到测量电压值时的延时值。 FirstIncidentFall：第一次开关下降时间。 FirstIncidentRise：第一次开关上升时间。 Monotonic：输入波形的单调性检查，如果上升或下降沿中有非单调性现象，则检查结果为 False。单调性如图 3－18所示。 MonotonicFall：输入波形上升沿的单调性检查。
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MonotonicRise：输入波形下降沿的单调性检查。 NoiseMargin：噪声容限。如图 3－17所示。该值在 Result中报告的是 NoiseMarginHigh和 NoiseMarginLow中的最小值。
NoiseMarginHigh：高电平噪声容限。是从 VIH Min到超过 Vin Min电压后震荡波形的最低点的电压差。 NoiseMarginLow：低电平噪声容限。是从 VIL Max到低于 VIL Max电压后震荡波形的最高点的电压差。
OvershootHigh：高电平过冲。如图 3－17所示。以 0V为参考点，上升波形的最高点电压值。 OvershootLow：低电平过冲。如图 3－17所示。以 0V为参考点，下降波形的最低点电压值。 PropDelay：如图 3－15所示。它是传输线的传输延时值。
SettleDelay：是 SettleDelayFall和 SettleDelayRise两者的最大值。 SettleDelayFall：如图 3－16所示。它是从 BufferDelay下降沿的 Vmeas点开始到接收波形下降曲线
最后一次穿过低电平阈值时的延时值。 SettleDelayRise：如图 3－15所示。它是从 BufferDelay上升沿的 Vmeas点开始到接收波形上升曲线最后一次穿过高电平阈值时的延时值。
SwitchDelay：是 SwitchDelayFall和 SwitchDelayRise两者的最小值。 SwitchDelayFall：如图 3－16所示。它是从 BufferDelay下降沿的 Vmeas点开始到接收波形下降曲线第一次穿过高电平阈值时的延时值。 SwitchDelayRise：如图 3－15所示。它是从 BufferDelay上升沿的 Vmeas点开始到接收波形上升曲线第一次穿过低电平阈值时的延时值。
以上参数中，Monotonic、MonotonicFall、MonotonicRise、NoiseMargin、NoiseMarginHigh、 NoiseMarginLow、OvershootHigh、OvershootLow与信号完整性有关，其它的与时序仿真有关。
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图 3－15延迟测量参数（上升沿）
图 3－16延迟测量参数（下降沿）
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图 3－17噪声容限测量
图 3－18单调性测量
3.5 SigWave的使用简介
点击“
”进行仿真后，Cadence会自动打开下面的 SigWave仿真波形窗口：对左边的一些波形
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的名称举例解释如下：
D24 N17表示拓扑中 D24器件 N17 Pin处的波形；
D24 N17_buffdly表示接测试负载时 N17 Pin处的波形； D24 N17_buffdlyi表示接测试负载时 N17 Pad处的波形； D24 N17i表示拓扑中 D24器件 N17 Pad处的波形；
注意对于 buffdly和 buffdlyi的波形只有驱动端才有，对接收端，都只有输入端Pin 与 Pad的两个波形。
图 3－19 SigWave仿真波形窗口
通过选择水平标尺
我们可以很方便的测量出 OvershootHigh和 OvershootLow等等。
，我们可以很方便的测量出 NoiseMargin等等。
我们可以很方便的测量出 BufferDelayRise和 BufferDelayFall等等。
通过选择水平相对标尺通过选择垂直标尺
通过选择垂直相对标尺
我们可以很方便的测量出 PropDelay等等。
这些值在 SigXplorer的下边的 Results标签栏中都有具体的结果，上边只是介绍一下如何在
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SigWave中进行测量的方法。
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3.6手工建立和调整拓扑
3.6.1手工建立和调整拓朴的作用
上次我们讲述了自动提取拓朴在 SigXplorer中进行仿真的过程，但当我们还没有 PCB时，有时需要选择器件，并对方案进行评估，这时就需要手工建立拓朴。手工建立拓扑就是通过手工从模型库中调入相应器件的模型和互连线模型建立任何需要的拓扑结构，手工建立拓朴后的仿真过程与前面所述一致。
还有，如果从仿真结果看出信号的质量不理想，就需要调整拓朴结构来改善仿真结果，如加上匹配电阻等，同样调整拓朴结构也是用手工的办法。
如果对拓朴结构进行了调整，如加上匹配电阻后，要在原理图上作相应的更改，并且将其反映到 PCB上。
3.6.2手工建立和调整拓朴的过程
手工建立和调整拓扑是在 SigXplorer中进行，启动 SigXplorer有多种方式：
1）在开始菜单中执行 Start ->Program ->Allegro SPB 15.7 ->SigXplorer
2）在 PCB SI 中执行 Tools->Topology Editor
3）在 Constraint Manager中执行 Tools ->SigXplorer
用第一种方法启动后出现如图 3－20界面：
图 3-20 SigXplorer Product Choices界面
选择 Allegro PCB SI 630选项，进入 SigXplorer界面。
在 SigXplorer中执行 Edit ->Add Part…命令，启动 Model Browser界面，如图 3－21所示。
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图 3-21 Model Browser界面
5、 Model Type Filter：列出了各种可用的模型类型。 6、 Library：列出了在当前模型类型中可用的模型名。如图 3－21中在 IbisDevice模型类型中，库里包
含了 2048_58p、CY7C1041BVT等器件模型。对于 IbisDevice模型类型， Library中列出的是器件模型名，各个器件的 PIN有其对应的 IOCell模型，因此选择其中的模型名后会出现 Select IBIS Device Pin界面，如图 3－22所示。
图 3-22 Select IBIS Device Pin界面
对于 Interconnect模型类型，其包含了两种类型传输线模型：结构型和理想型。如图 3－23所示。
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图 3-23传输线选择
Tline为理想传输线模型，其它为结构型传输线模型。理想传输线只考虑理想传输延时和理想特征阻抗。结构型传输线则考虑了分布参数特性。其形状如图 3－24所示。
图 3-24传输线形状
下面简单地说明建立和修改一个拓扑结构的过程：
1、通过上面介绍的方法，在 SigXplorer中执行 Edit ->Add Part…命令或点击
“
”按钮，在工作区放置 ZX2515_NEW_PDB08DGZ、74FCT1632455V_I_O两个 IOCell模型和 Resistor以及 TL1、TL2两段传输线，Resistor可以手工新建也可以使用 GenericElement中 Resistor模型，传输线模型可以从 Interconnect中 Tline模型获得。添加电阻的界面如下图所示：
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图 3－25添加电阻窗口
2、选择图标工具栏的 “
”按钮，将模型移动到合适的位置，还可以通过界面中的 Copy、 Delete、
Rotate、 Mirror等功能对模型进行操作。
3、通过线将各个模型连接起来就手工建立了拓朴，图中线的连接方法是：单击起点，然后双击终点即可。这种连线没有任何电气特性，只表示连接关系。左键点击 IOCell模型与传输线之间的连线就可以自动删除连线。 4、选择图标工具栏的“
”按钮将修改后的拓朴模型整理一下，变成如下图所示：
图 3－26修改之后的拓朴模型
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手工建立和修改拓朴结构的操作请参照下面的添加串联电阻和并联电阻的实例：
修改拓朴结构（串联电阻）.avi修改拓朴结构（串联电阻）.avi
3.7仿真不同的参数值
我们如果想确认拓朴结构上的电阻值或长度是否合适，这就需要我们仿真不同的参数值，在这里我们以不同的电阻值举例说明。以 50Ω为参考点（一般以线路的特征阻抗为参考），再选择了三个阻值运行仿真：45Ω、50Ω和 55Ω，看哪个值更好，每次增加5Ω，共需要仿真 3次。当然，如果有必要的话我们可以扩大阻值的仿真范围，比方说30Ω～70Ω，每次增加 5Ω，共需要仿真 9次等。 我们看一下仿真 3次的情况，即阻值分别为 45Ω、50Ω和 55Ω的情况，操作步骤如下： 1、在 SigXplorer中，鼠标点击电阻的值“ 50OHM”的地方（下面 Parameter标签的电阻项被激活）； 2、点击电阻 value项的小箭头“
”，弹出 Set Parameter：resistance窗口 3、选择 Linear Range，参照下图进行设置，设置好之后安 OK按钮关闭 Set Parameter：resistance窗口
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图 3－27电阻值 Linear Range设置方法
当然除了选择 Linear Range以外，我们还可以使用 Multiple Values方法进行设置阻值，Values就是输入确定的几个值，与图 3-27等效的方法见下图3-28：
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图 3－28电阻值 Multiple Values设置方法
4、选择图标工具栏的 “
”按钮进行仿真，出现如下 Sweep Sampling窗口（对于今后复杂的拓
朴结构，如果仿真的次数较多时，为了节省时间，可以将仿真的百分比降成 50%或者 10％）。
图 3-29 Sweep Samping窗口
5、点击“ Continue”进行仿真。仿真结果将在 Result表单中以表格的形式报告，如图 3－29所示。
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也可以观察波形，在相应行中单击右键执行 View Waveform命令启动 Sigwave窗口。
图 3-30仿真结果
6、由仿真结果可知，信号的过冲减小了很多，加上 50Ω和55Ω和情况差不多，45Ω的情况较差一点，那么电阻值就定为50Ω。仿真结束后，选择菜单 File＝》Save，保存拓朴结构。仿真的结果我们可以通过选择菜单 File＝》Export＝》Spreasheet…输出成 Excel格式的文件，方便做结果对比等等。最后选择菜单 File＝》Exit退出。
匹配电阻的阻值要根据经验，反复尝试，除了要看仿真波形来确定阻值是否合适外，还要看是否有这样阻值的电阻，做到折衷考虑。对于源端匹配来说，应该使匹配电阻尽量靠近源端，靠的越近，匹配效果越好，这可以从仿真波形上得到直观的认识。按照仿真结果，要更新原理图，在原理图中增加相应的匹配电阻。同样按上面的步骤我们还可以添加并联电阻、电容、电感或者戴维宁等端接器件。
如果需要调整其它参数，如线长等，也是按照上面同样的步骤，用鼠标点击 Tline长度，然后根据不同的长度进行仿真。
仿真后，将拓朴结构存为*.top文件。
通过以上的仿真过程，可以看出即使对于简单的网络，也可以通过仿真及早的发现问题，从而及时地解决问题。如果不仿真，我们可能就不加匹配电阻，而是直接将其连接，这样做也许在实验室调试时不会出现什么问题，因为仿真时设定的是最恶劣的工作情况，而实验室的情况相对要好的多，但对于板子的长期稳定性及性能优化来说，仿真无疑是我们方便、快捷、行之有效的解决途径。同时我们通过以上的例子，可以体会到，仿真的过程中对匹配电阻阻值的设定，各段 Tline长度的设定要根据实际情况折衷考虑，因为毕竟只是仿真，它和实际情况肯定有差距，仿真结果不会是绝对精确的，而只能是更趋向于精确。
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第四章时序仿真
上面的两章主要是针对信号完整性来进行的仿真，时序的仿真过程与上述的是一致的，但时序还涉及到很多概念与数据计算，在这一章中主要讲述时序仿真的一些概念。
4.1时序(TIMING)的一些参数
Cadence所完成的时序仿真实际上是建立在“ Solution Space”的设计思想上的。所谓“ Solution Space”就是通过分析电路原理、器件手册等资料得出一个理论的最恶劣条件下的时序最大可用空间，然后通过 Cadence仿真软件计算出在满足该理论时序时对器件布局和布线的约束要求。在实践中我们总结了一张时序参数表格，如图 4－1所示（该表中的计算公式只是一种典型的时序分析，对于一些特殊的时序分析要根据具体情况定，但思想方法是一样的，有些参数在第四章已经作了说明）。该表中行 4 – 24为理论参数，一般从器件手册中查找得到，行 25 – 27为计算的理论结果，行 28、29为仿真结果。下面结合该表介绍时序仿真的过程。
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图 4-1 时序参数表格
7、 TOP NAME：是我们对要仿真的拓扑取的名字。该名字最好与相应的网络名相关。 8、 From和 To：该两行分别填写驱动器和接收器的管脚号。采用：位号：管脚号格式。 9、 Signaling Type：信号类型。对于信号类型我们定义为三种：源同步、外同步和异
步。
在 4.2和 4.3中会对这两种方式分别进行仿真过程介绍。 ）源同步：源同步也即是同步时钟由发送数据或接收数据的芯片提供。如图 6－2所示。该图是 48520与 SDRAM的连接关系。①为源同步时钟，由 48520提供；②为地址总线由 48520提供，单向；③为数据总线，双向。
）外同步：外同步也即同步时钟的提供既不是数据发送芯片也不是数据接收芯片，而是由另外的时钟芯片提供。如图4－2所示。
）异步：顾名思义是该信号没有时序要求。对于此类信号也就不存在时序仿真的问题。
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图 4-2源同步示例
图 4-3外同步示例
10、 Vil/Vih：输入缓冲器的输入高电平和低电平值。
11、 Tsetup：输入缓冲器要求的信号建立时间。 12、 Thold：输入缓冲器要求的信号保持时间。
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13、 Vmeas：输出缓冲器的测量电压。 14、 Tcomin/Tcomax：输出缓冲器的时钟到数据有效延时最小值 /最大值。参考图 4－4。
图 4－4：Tcomin/Tcomax图示
15、 Testload：Tcomin/Tcomax的测试条件。 16、 Ref Clk Name：同步时钟的网络名。
17、 Clock Cycle Time：同步时钟周期，单位 ns。 18、 Tjitter：即同步时钟相位的抖动。 19、 Tskew：同步时钟相位的偏移。
20、 Tft_clk_fast/Tft_clk_slow：是同步时钟的 Flight time值。当时钟方向与数据方向同向时定义为正，反向时为负。对于该值的确定由时钟线的仿真结果确定。 21、 Design Margin Fast/Design Margin Slow：设计余量。 22、 Switch delay@fast/Settle delay@slow：该两项填写实际仿真结果，仿真结果应满足上面介绍的要求。
一般说来应保证 Settle delay@slow满足要求， Switch delay@fast在难以满足时可以适当放宽。 Tflight_time_min/Tflight_time_max：根据以上参数理论计算的空间范围
4.2传统的时钟同步系统仿真的过程
4.2.1共同时钟同步系统的时序计算
传统的时钟同步技术是工作在“绝对”时钟的情况下，系统中采用同一个时钟，设计传统同步接口的主要工作是如何在系统中分配时钟，使得时钟线等长以减少skew。在CSSC系统中，信号传输时延或者说飞行时间增加了信号的建立时间，了系统的速度，尽管设计师们通过拓宽总线宽度来提高
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系统的吞吐量和带宽，但是这样成本和难度大大提高，对于更高速的系统，这种时钟同步技术已显得落后了。
共同同步时钟的时序关系如下图所示：
图4-5 共同时钟同步系统的时序关系
根据以上时序关系和 4.1的时序参数得到下面理论计算的空间范围：
Tflight_time_min = Thold - Tcomin@ + Tskew + Tft_clk_min + Design Margin Fast+Tcrosstalk
该值与仿真结果中的 Switch delay@fast相比较，即仿真结果中的 Switch delay@fast应大于 Tflight_time_min。
Tflight_time_max = Clock Cycle Time - Tsetup - Tcomax -Tjitter -Tskew + Tft_clk_max - Design Margin Slow- Tcrosstalk
该值与仿真结果中的 Settle delay@slow相比较，即仿真结果中的 Settle delay@slow应小于 Tflight_time_max。
4.2.2共同时钟同步系统的仿真过程
时序仿真与信号完整性仿真过程是一致的，但前面要通过计算得到时序空间。下面简单介绍过程：第一步：查阅有关芯片的 datasheet，以获取设计要求并将这些数据填写到电子表格中。电子表格中要求的数据，一般都能在芯片 datasheet的 DC Characteristics和 AC Timing两部分中查到。
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下表所示就是从 DATASHEET分别查出的处理器与 MEMORY的 TCO/TSETUP/THOLD/TJITTER等参数：
下面是时钟数据：
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表 4-6DATASHEET参数
第二步：填写电子表格在获取了这些资料之后我们就可以填写电子表格了，由于上面的数据线是双向的，所以我们按不同的方向分别填写表格，再按 23提到的条件式计算出 Tflight_time_min 、flight_time_max值。 ehi1_data
D7 : B10(48510) D30 : N2(20K160E) D30 : N2(20K160E) D7 : B10(48510) 0.8/2.0 0.8/2.0 3 2.5 0 0.5
1.5 1.5
2.5 2
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Testload Tcomax@ Testload Ref ClK Name Clock Cycle Time Tjitter Tskew Tft_clk_min (p_in_sd) Tft_clk_max (p_in_sd) Design Margin Fast Design Margin Slow Tflight_time_min> Tflight_time_max< Tflight Time Space Switch delay@fast Settle delay@Slow 25 7.25
25 EHI_1_CLK/FPGACLK
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15 0.2 0.25 0 0 -2.25 4.3
6.55
第三步：建立拓扑进行仿真 35 5.1
35 EHI_1_CLK/FPGACLK 15 0.2 0.25 0 0 -1.25 6.95 8.2
1、得到了我们设计要求的方案空间后，接下来就要开始建立拓扑了。可以从 PCB板上提取，也可以手工建立，然后进入到 SigXplorer中，仿真过程中以时间来定义 Tline。拓朴结构如下图所示：
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图 4-7拓朴结构
2、调节 Tline时间长度，在最大的时序空间内选取几个采样点，如下图所示：
图 4-8参数范围
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3、在 SigXplorer窗口最底端选择 Measurements标签，点击 Reflection前面的“＋”号打开测量反射参数的列表，在弹出菜单中选择需要测量的反射参数。
图 4-9 设置测量的反射参数
4、点 IOCell模型上的 TRISTATE，根据情况设置激励源的各参数如下图所示：
图 4-10激励源设置
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5、点 Signal Simulate图标进行仿真，，出现如下界面：
图 4-11扫描仿真
点Coutunue继续。 6、查看仿真结果：
从 Rusult查看仿真结果是否满足要求，从仿真结果看，我们可以得知数据信号在两个方向上的时序是否都满足我们的设计要求（20ke－>48510A：-1.25ns－6.95ns；48510A－>20ke：-2.25ns－4.3ns），如果满足就说明我们的导线长度范围合理，能满足设计及布线要求；如果不满足，就要调整拓朴结构使之满足。如果仿真的波形很差，如有很大的过冲和反射，这说明传输阻抗不匹配，如果发现了阻抗不匹配问题，接着就要想办法解决问题。解决的办法就是加源端匹配电阻。第五步：改善拓朴并重新仿真
在 SigXplorer中加入匹配电阻，调整拓扑，然后重新仿真，确定匹配电阻值和走线长度。 仿真过程在这里就不再详述，详细过程请参阅第三章中的相关部分。
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4.3源同步接口仿真过程
源同步技术是指数据和时钟/锁存并行传输。由于源同步接口信号工作在“相对”的时钟系统下，这样对全局系统时钟的skew要求就可降低，在时序方程中就不需要flight time（飞行时间）这一变量，传输速率主要由数据和时钟/锁存信号间的skew决定，这样可以系统达到更高的传输速率。 源同步技术特点： 时钟/锁存信号与数据一起传送。 源同步技术中，接收端的建立和保持时间、skew决定了接口速度的极限，而走线长、Tco、器件本身
的快慢不是影响接口速度的因素。影响速度的最主要因素是数据与时钟/锁存信号之间的skew，因此对数
据和时钟/锁存信号间skew的约束是仿真中最主要做的工作。 迄今为止，每个源同步总线设计使用不同的方法，这就要求仿真环境必须能灵活适应每种要求，Cadence的Sigxp工具提供自定义测量（Custom Measurement）这一功能。需要注意的是测量数据信号相对与时钟/锁存信号的skew，而不是相对于主时钟；另外常常需要测量到die pad，把封装的影响因素考虑进去。
源同步接口一般速率高，这样码间干扰（ISI）就比较严重，所以经常会用到伪随机码序列来模拟各种码型的组合。在Sigxp中，可以通过设置Stimuli为Custom来实现，但是加到若干位后就不可以加了，如果想要加入较长的码序列，可以通过编辑拓扑文件（*.top文件）中Stimuli项
PeriodicPatten下的序列来实现。一种简单的方法是，使用伪随机码产生程序生成任意长度的伪随机码序列，然后拷贝到*.top文件的相应位置。
另外在 Sigxp中还可以通过眼图分析仿真波形，通过对眼图高度和宽度的分析，可以得到反射、衰减、抖动等对信号的影响。在 Sigwave中可以将仿真出的伪随机码序列的串行波形叠加成眼图。在 Sigwave中 GraphEye Diagram Performances中设置正确的信号周期，设置合适的 Offset值，以方便观察，然后选择 GraphEye Diagram Mode，就可以得到相应信号的眼图。
4.3.1源同步时序公式
图 4-6为源同步时序示意图，根据图 4-6可得出相应的时序公式： 建立时间： Tvb_min+Tft_clk_min-Tft_data_max-Tsetup-Tsetup_margin>0
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保持时间：
Tva_min-Tft_clk_max+Tft_data_min-Thold-Thold_margin>0
其中： Tvb：vb为valid before的缩写，表示驱动端数据在时钟有效前多少时间值有效；可以理解为驱动端的建立时间； Tva：va为valid after的缩写，表示驱动端数据在时钟有效后保持有效的时间值；可以理解为发送端的保持时间； Tft_clk：时钟信号的飞行时间； Tft_data： 数据信号的飞行时间； Tsetup：接收端的建立时间； Tsetup_margin：接收端建立时间的冗余量；端的保持时间； Thold_margin： 接收端保持时间的冗余量；
图 4-6 源同步时序图
hold：接收 TCandence 仿真手册SI PI EMI
4.3.2 源同步时序仿真过程
第一步：了解时序要求。
从数据手册中查到相应的时序参数，得到信号的时序要求。因为时钟和数据信号是由同一芯片产生，因而两者所处的环境（如电压、温度等）相同，可以认为两者的 flight time值的最大、最小值同时发生。可得到如下结论：时钟、数据信号线的飞行时间必须严格相等（即 Tft_data_min＝Tft_clk_max）。因此在本例的仿真中，我们先对时钟、数据信号分别仿真，得到大致的拓扑约束，然后将时钟数据放在一个拓扑内进行仿真，测量接收端时钟数据的偏差，再用该偏差对时序进行微调验证。第二步：时钟拓扑建立并仿真
这一步主要是对时钟的信号完整性进行仿真，得到接收端的时钟波形并检查测量。拓扑结构如图4-7，波形如图4-8。
图 4-7 时钟信号拓扑
图 4-8波形图
第三步：数据拓扑建立并仿真这一步主要是对数据的信号完整性进行仿真，得到接收端的时钟波形并检查测量。
拓扑结构如图4-9，波形如图4-10。
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图 4-9 数据信号拓扑
图 4-10 波形图
第四步：时钟、数据同时仿真这一步中是将数据和时钟信号建立在同一个拓扑上，得到两者在接收端的波形，进行比对，验证时钟与数据信号在接收端是否满足时序要求。具体步骤如下。 a)建立拓扑结构
将时钟、数据拓扑建立在同一个拓扑上，实现方式是在数据和时钟信号间并一个无穷大电阻。拓扑结构如图4-11。
图 4-11 时钟、数据仿真拓扑
b)设置相应的仿真参数 这一步骤中设置时钟周期、测量周期、偏移量、数据信号波形等参数，如图4-12。
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图 4-12仿真参数设置
c)仿真得出波形并验证
仿真得到的波形如图4-13。由图可知数据仅比时钟超前84.08pS，可忽略，也可在拓扑中补偿，如果时钟与数据之间时间相差较大，就要通过调整拓朴结构进行改善。
。
图 4-13时钟数据同时仿真波形
4.4时钟信号的说明
对于时钟信号，从时钟信号本身来说是一种异步信号，因此我们最关心的是时钟信号的信号完整性问题，但它又是其它数据信号的同步源，数据信号的时序以时钟信号为基准，有时仅仅靠数据信号的延时控制，往往很难作到时序的完全满足，尤其是对于源同步双向数据信号。因此我们对时钟信号有时也有一个时序延时控制问题。时钟仿真中除了输出缓冲器模型的 DelayMeasurement标签需要设置外，通常在输入缓冲器模型 Input Section标签中 Logic Thresholds的 High和 low设置成同一个
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值，即输入信号测量参考电压值，如图 4－14所示（图中把 High设成比 Low略大，是由于设成完全一样时软件无法自动测量）。
时钟信号仿真结束后，就能得到前面表中提到的 Tclk_ft_fast和 Tclk_ft_slow值，Tclk_ft_fast由仿真结果中的 fast值决定，Tclk_ft_slow由仿真结果中的 slow值决定。
图 4－14设置时钟信号的逻辑门限值
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第五章设置约束及赋予 PCB
按照前面的仿真过程，可以确定传输线的线长和拓扑形式，下面要把这些结果设置到相应的网络中，作为布线器的约束条件。对 Reflection有要求的信号通常添加长度约束、最大过孔数量约束和最大平行走线的约束（考虑串扰的时候），对于时序仿真的时候通常还要增加总线相对等长的约束（具体可参考《 EDA工具手册》约束管理器分册）。 下面将讲述在 SigXplorer中怎样设置约束条件。
5.1启动约束条件设置界面
在 SigXplorer打开相应的拓朴结构，然后执行 Set -> Constraints…启动 Set Topology Constrains界面，如图 5－1所示：
图 5-1 Set Topology Constraints 界面
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5.2加约束的步骤
1、选择需设置的标签栏 7、左边 Pins/Tees列表里选择 From的管脚 8、左边 Pins/Tees列表里选择 To的管脚 4、在 Rule Type的下拉列表中选择 Length 5、Min Length输入约束的最短长度 6、Max Length输入约束的最大长度 7、点击 Add按钮添加 以上步骤在输入参数之后的会变成如下图所示的样子：
图 5－2 加约束条件的步骤
5.3各个约束标签栏的作用
我们通常需要设置的有 Switch-Settle、Prop Delay、Rel Prop Delay和 Wiring等项，要根据仿真结果和实际情况来确定所需设置的项。设置步骤都如 7.2所述，下面将详细地说明每个标签栏的作用。 1) Switch-Settle项，如图 5－3所示。
该项的内容为理论计算的值，为了以后核对方便，我们建议还是填写该项。填写时参考图 6－1中的电子表格。
23、 Driver：即表格中的 From内容，从左边的 Pins列表框中选取。 24、 Receiver：即表格中的 To内容，从左边的 Pins列表框中选取。 25、 Min First Switch Delays：Rise/Fall：该两项值填写一样，为表格中 Tfight_time_min值。 26、 Max Final Settle Delays：Rise/Fall：该两项值填写一样，为表
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格中 Tfight_time_max值。 27、 Add：为添加规则。 28、 Modify：为修改规则。 29、 Delete：为删除规则。
图 5-3设置 Switch-Settle值
2) Prop Delay项，如图 5－4所示。
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图 5-4 设置 Prop Delay值
30、 From：约束传输线的起点节点名。 31、 To：约束传输线的终止节点名。 32、 Rule Type：规则类型，分为 Delay（延时）、Length（长度）和 %Manhattan（曼哈顿）长度百分比。 可以选 Delay，约束延时时间；如果要约束线长，则选 Length。 33、 Min Delay：最小延时量。 34、 Max Delay：最大延时量。
3）Rel Prop Delay项，如图 5－5所示。
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图 5-5设置 Rel Prop Delay值
对于一些有相对延时要求的网络，可以在该处设置相对延时值。 35、 Rule Name：相对延时网络的规则名，具有相同规则命名的网络为同一组相对延时网络。 36、 From：约束传输线的起点节点名。 37、 To：约束传输线的终点节点名。 38、 Scope：约束规则的适用范围。分为： Local和 Global。Local为一个网络内部匹配，Global为具
有相同规则名的不同网络之间的匹配。 39、 Delta Type：Delta值的类型。 40、 Delta：相对约束值。 41、 Tol Type：误差类型。 42、 Tolerance：误差值。也就是允许相对约束值在多大范围内变动。
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4) Wiring项，如图 5－6所示。
图 5-6 设置 Wiring值
Topology组合框 ：
43、 Mapping Mode：指拓扑结构与 PCB中的网络结构之间的匹配方式。通常设为 Pinuse and Refdes。 44、 Schedule：拓扑结构类型，可根据具体的要求进行设定，如果没有特殊要求可使用 Template。 45、 Verify Schedule：选择 Yes。 Physical组合框
46、 Stub Length：Stub长度。 Stub线俗称“线头”，比如菊花链形式的连线中进入管脚的分支线长度。一般可设一个小值。 47、 Max Via Count：网络中的最大过孔数。 48、 Total Etch Length：网络的总线长。
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EMI组合框一般不设置。
5) Impedance 项，如图 5－7所示。可以对线路的阻抗进行约束，在 Impedence标签栏里面将阻抗 50Ω＋/-5Ω加上：
图 5－7 设置 Impedance值
如果叠层参数没有设置正确，并且又在表层走线的话，这种阻抗约束起的作用不大。
5.4将约束加到 PCB文件上
这部份内容可参照《 EDA工具手册》约束管理器分册，在其中已对这部份内容作了详细的说明，这里只举例讲述将约束条件加到 PCB的约束管理器的简单步骤： Constraints＝》Electrical Constraint Spreadsheet或者点击工具栏图标“
”打开约束管理器，选择菜单 File＝》Import＝》Electrical Csets，在路径当中找到并选择加上约束的拓朴文件。
）选择左边的列表的 Electrical Constraint Sets＝》All Constraints，点击拓朴名前面的“＋”号，可以看到延迟的管脚对。
）选择左边的列表的 Net＝》Routing＝》Min/Max Propagation Delays
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）用鼠标在网络列表里框选住适用此约束的网络，或者按住键盘的 Ctrl键然后再用鼠标逐一点取上述的网络，右键选择菜单 Create＝》Bus，输入 bus名，这时选中的网络已经被移到网络列表的上边了，并且是总线的形式。
）点击该总线，再点击 Reference Electrical Csets列，出现的 Electrical Csets Reference窗口，选择要加的约束名，如下图所示：
图 5－8 Electrical Csets Reference窗口设置
OK按钮关闭 Electrical Csets Reference窗口
Colse按钮关闭 Electrical Cset Apply Information 窗口
）点击总线前面的“＋”号，可以看到 Propagation Delays的约束已经加上了 File＝》Save，保存 PCB文件
这时，总线的约束已经被添加的 PCB文件当中，这时我们点击走线命令图标“网络就可以看到该网络长度的动态显示“
”，然后在选择
”，当这个动态显示呈现绿色的
时候，标明是在约束范围内，如果呈现红色“”表明已经超出约束范围。 详细的约束管理器的内容请参见《EDA工具手册》的约束管理器分册。
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第六章后仿真过程及参数设置
后仿真，顾名思义就是工程项目后期阶段的仿真。针对电路板仿真来说，就是在电路板自动布线，及布线调整以后进行的仿真。
从仿真目的的角度来看，后仿真有两个目的：1、在自动布线及调整完成后，对于那些不能满足Electronic Csets 设计规则的网络进行拓扑调整，以放宽规则，这部分工作主要在 Topology Editor中完成；2、对于那些设计中的关键网络，在自动布线及调整完成后，要提取布线后的实体拓扑，进行重新仿真，以更精确的验证信号时序和波形是否满足设计要求。当然，就仿真的任务而言，后仿真和前仿真一样，基本上可分为四个：1、对时钟同步信号：仿真信号时序及信号质量，满足信号的建立时间、保持时间、小的过冲与振荡；2、对异步信号：仿真信号质量，满足信号的单调性、过冲容限及小的振荡；3、布线比较密的地方：仿真线之间串扰，确定不同间距的平行走线，能够容忍的平行长度。4、EMI仿真。
后仿真较前仿真结果更精确，这是因为拓扑中的模型更精确。后仿真中拓扑中收发器模型由芯片生产厂家提供的 IBIS模型转换而来，和前仿真时赋予各器件的模型是一样的，所不同的是传输线模型。前仿真拓扑中的传输线模型是理想模型即集中参数模型，就是仅仅用阻抗加时延来表示，而后仿真中的传输线则是用分散参数表示的模型（RLGC模型），由 Cadence软件根据频率建立的 RLGC矩阵，它充分考虑了电路板实际叠层要求的各信号层导线的不同参数，以及过孔等造成的阻抗不连续的影响，从而使得出的结果更接近实际。下面，我们将按照后仿真的两个不同的目的分别来介绍后仿真的过程及参数设置。
1后仿真前的几个准备步骤 2针对目的一的后仿真
1) 2)
首先检查已完成的 PCB上是否存有 DRC问题，有的 DRC问题会影响到后仿真结果。
检查一下叠层参数是否设置正确，Cadence软件自动计算的阻抗是否与期望值相近。
将要仿真的信号走线调成与实际加工后的线宽一3
致（表层有 6.5mil调到 5.5mil，内层由 6.5mil调)
到 6mil）
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打开约束管理器看一下前面我们仿真的 D25_TCI总线是否出现红色阴影，红色阴影表示该网络实际走线长度违反了设计规则，绿色阴影表示该网络实际走线长度符合设计规则。（经检查 D25_TCI走线长度符合设计规则，通常对于违反了设计规则的信号要重点仿真。）
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获取错误信息后，就要设法改正，首先通过调节走线使其满足设计规则，对于那些和设计规则相差较大，和无法调节走线的网络就要根据实际情况调整拓扑，以放宽规则，然后重新仿真以保证你的改变符合要求。
这种情况的后仿真过程和前仿仿，详细的操作可参阅第四、五章的的相关内容。所不同的是仿真多了实际走线情况的约束，而且仿真的基本拓扑文件已经存在，所需做的只是修改走线长度及规则设置。
将规则放宽再进行仿真，如果仿真结果可以接受的话，则将放宽之后的新规则更新到 PCB文件中。在 SigXplorer中更新了规则后，在 File中选择 Update Constraint Manager（如图 8-1），将自动更新 Constraint Manager中的约束条件，然后再将拓朴进行保存。
图 6-1 在 SigXplorer中更新 Constraint Manager
6.3针对目的二的后仿真
目的二是对于那些设计中的关键网络，在自动布线及调整完成后，再提取布线后的实体拓扑，进行重新仿真，以更精确的验证信号时序和波形是否满足设计要求。仿真过程与以前的步骤是一致的，只是模型和参数有些改变。
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6.3.1进行仿真设置
1、在 PCB SI中打开所需后仿真的 brd文件，选择 Analyze＝》SI/EMI Sim＝》Preferences菜单， Analysis Prefences窗口打开，如图 6－2所示 2、在 Analysis Prefences框中选择 DevicesModels标签。一般说来， PCB板上的器件都已赋予了经过验证的模型，所以该标签中的 Default IOCell Models项没有太大意义，我们所要做的是选择 Buffer Delay Selection中的 On-the-fly项，如图 6－2所示：
图 6－2 Analysis Prefences窗口
3、选择 InterconnectModels栏（图 6－3）
Unrouted Interconnect Models部分采用默认设置； Crosstalk部分设置为：
a、 Geometry Window 10mil b、 Min Coupled Length 300mil
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c、 Min Neighbor Capacitance 0.1pF 其它设置参照下图 6-3：
图 6－3 Analysis Prefences窗口
4、选择 Simulation标签，其设置参照下图 6-4：
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图 6－4 Analysis Prefences窗口
5、其余标签项都采用缺省值，点击 OK按钮，关闭 Analysis Preferences窗口。
6.3.2进行反射仿真验证
进行后仿真验证时，可以先将需要验证的关键网络生成一个网络列表，这样就可以将这些网络一起仿真，然后在 PCB SI中进行反射仿真： 1、点击
Signal Probe工具栏图标“
”，弹出 Signal Analysis窗口 2、选择 List of Nets按钮，在弹出的窗口中选择并打开按第一步编辑生成的 net list文件：
图 6－6 Signal Analysis窗口
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3、选择 Reports按钮弹出 Analysis Report Generator窗口，参照下图 6－7，设置一下报表中仿真反射的参数：
图 6－7 Analysis Report Generator窗口
在此窗口中的 Case Selection区显示目前的仿真环境，仿真波形和配置文件被写在这一 case目录下。 4、点击 Create Report按钮。
由于 Net Selection部分选择的是 All Selected Nets，所以已经初始化为对 net list中的网络进行反射仿真，仿真器将对每个网络中的最快的驱动器进行快模式的脉冲激励的仿真，所谓快的驱动器就是具有快的上升下降沿的驱动器，Cadence软件从赋予器件的模型数据中获取这一信息。仿真完成后，将显示报表，如图 6-8所示。 5、浏览报表，将报表中的数据和规则设置中的数据相对比，从中可以看出报表中的数据是否符合设计规则，对于不符合规则的网络，再重新对提取拓朴结构进行调整、仿真，在这里就不再重复过程。 6、在报表窗口中选择 File＝》Save As，将报表另存为 reflecsummary。
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图 6－8 Standard Reflection Summary Sorted By Worst Settle Delay窗口
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第七章点到多点的仿真和多板间仿真
7.1点到多点的拓扑仿真
上面只讲述了点到点的拓扑仿真，相对点到点的仿真，点到多点的拓扑仿真要复杂一些，但它们的仿真方法基本相似。对于点到多点的拓扑来说，仿真过程中，除了要调节各段 Tline长度外，还要调节拓扑结构。较典型的拓扑结构有星形与链形，如图7－1和图 7－2所示。图中的 IO5与其它 4个访问对象构成双向总线互连关系。我们在设计中常常碰到的 PCI总线就是属于这种类型，当系统的 PCI总线频率上升到66M甚至更高时，就会出现一系列问题，其中，过冲和时序等 SI问题尤为突出。
图 7－1 星形拓朴结构
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图 7－2 链形的拓朴结构
用 PCB SI界面中的 Logic->Net Schedule可以很方便调整点到多点的拓朴结构，打开以下界面，如图7-3所示：
图 7-3 点到多点拓朴调整命令
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在PCB SI界面下用左键选中网络，然后将网络按调整的次序连接各个节点上，如图 7-4所示，按右键
还可以加上 T节点：
图 7-4 点到多点拓朴调整
当调整拓朴结构后，我们按前面同样的方法进行仿真，但因为点到多点的拓朴结构较复杂，，当信号跟多个对象通讯时，在不同对象个数、不同信号传输方向的情况下，各个接收端波形会产生很大的差异，会造成过冲和时序等多种 SI问题，解决的方法有：更改拓扑结构、调整 PCB走线的线长和阻抗、更换器件、调整端接方案等。调整拓朴结构需要我们经过多次的反复调节试验，查看仿真结果直到各个接收端的波形时序都能满足设计要求为止，这时丰富的硬件设计经验将帮助我们更快的找到理想的解决方案。
7.2多板间的仿真
对于多板仿真，仿真的网络是跨板级的，它们之间的板间级连不能按照 Tline模型来简化，我们要考虑接插件及互联电缆的影响，严格的讲，我们需要这些互联器件的 Spice模型，所以一般来说，在前仿真时，我们更倾向于将这些互联器件用阻抗加时延的 EspiceDevice模型来等效简化，然后在 SigXplorer中直接手工添加模型，建立拓扑，然后进行仿真。
在后仿真以及我们从 PCB板上直接抽取拓扑进行仿真时，多板仿真与单板仿真的不同之处就在于必须建立用以说明这些互联器件管脚映射关系的 DesignLink模型，拓扑提取后的仿真和单板后仿真过
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程基本相似。
下面这张图（图 7-5）所示的拓朴结构就是考虑了接插件及互联电缆的影响，根据互联器件的 Spice模型，建立用以说明这些互联器件管脚映射关系的 DesignLink模型后，从板上直接抽取的网络的拓扑结构，接收波形如图7-6。可以看出拓扑中的互联器件模型发生了变化，其中有一段 0mil长的 MULT1模型，因为两板是直接通过两接插件相连的，之间没有电缆相连，所以设置模型长度为 0mil。如何建立 DesignLink模型我们将在后面介绍。仿真波形和时序相比实际情况会有一些差别，但差别不大，这说明这种对仿真所做的简化还是可行有效的。
图 7－5 多板之间的拓朴结构
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图 7－6 多板拓朴的仿真波形
在系统级仿真的例子中，单调性、过冲等 SI问题是显而易见的，但这些 SI问题又是互相关联的，解决了前者，后者往往会得到改善，解决的方法有：更改拓扑结构、调整 PCB走线的线长和阻抗、更换器件、调整端接方案等。通过改变拓扑、端接电阻的位置,得到新的拓扑结构图。
7.2.1多板的拓朴拆分
对于跨接多板的网络，我们设置的规则不能直接附加给网络，需要根据将以上仿真拓扑按照单板拆分开来，然后单独设置规则，附加到各自板上。 首先先将方针拓扑保存为 PAD.top文件。
为了将仿真结果分别附加到两个板上的相关网络，我们将拆分拓扑，以下两个拓扑是将上面拓扑从接插件处拆分后得到的，其中第一个图是一部分，第二个是另一部分，可以看出，这两个拓扑中各模型的位置以及它们之间的 Tline长度和上面的完整拓扑都是完全一样，注意，拆分后的拓扑只是为了分别设置规则，附加给网络，对他们不能进行仿真。第二个拓扑中只有一个I/Obuffer，显然是不能仿真的，尽管第一个拓扑中有多个I/Obuffer，可以进行仿真，但仿真结果是不正确的，因为仿真过程中没有考虑的二个拓扑部分的影响。
分别对以下两个拓扑进行规则设置，然后分别保存为*.top。（图7－7、7－8所示）
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图 7－7 拓朴拆分 1
图 7－8 拓朴拆分 2
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7.2.2 创建一个连接两板的 Design Link
在后仿真以及我们从 PCB板上直接抽取拓扑进行仿真时，必须建立两板之间互联器件管脚映射关系的 DesignLink模型，下面是建立 DesignLink模型的过程：
1、在 PCB SI窗口中选择 Analyze－SI/EMI Sim－Library菜单，出现 Signal Analysis Library Browser窗口出现，单击 Signal Analysis Library Browser窗口中的 Browse Models按钮（模型浏览器出现），单击 Add Model按钮，选择弹出菜单中的 DesignLink（一个用来输入 DesignLink名字的对话框将出现），如图 7－9。
图 7－9 加入 DesignLink模型
2、输入新的 DesignLink模型名，点击 OK。（图 7－10）
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图 7-10输入新的 DesignLink名
这样这个新的 DesignLink就加到了模型库中而且可以在模型浏览库中看到，如图 7－11。
图 7－11 DesignLink模型
3、点击模型浏览器中的 Edit按钮。（系统配置编辑器出现，图 7－12）
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图 7－12 DesignLink的 System Configuration Editor界面
4、在 Drawings部分：
a.选择 Add File
b.在打开窗口中选择并打开 BRD1.brd
c.在 BRD1.brd设计名称区键入字母 A并单击 OK，图 7－13。
图 7－13 DesignLink中加入 PCB1
5、在 Drawings部分：
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a.选择 Add File
b.在打开窗口中选择并打开 BRD2.brd
c.在 BRD2.brd设计名称区键入字母 B并单击 OK，图 7－14
图 7－14 DesignLink中加入 PCB2 6、在 Connections部分
a.选择 Add
b.在 new connection name区域输入 CONN1，并单击 OK
c.在 Connection Length区域键入 0并单击 OK，图 7－15
图 7－15 DesignLink连接名
d.点击 Close关闭模型浏览器（ Model Brower）
因为例子中的母板和子卡是通过连接器直接相连的，所以在此不用添加 Cable模型。母板和子卡上的连接器模型包含管脚寄生参数。
这样就创建了名叫 CONN1的新连接，这个连接将母板上连接器的 A排管脚镜像的子卡连接器的 A排，连接长度为 0表示连接器之间没有电缆相连。 7、选中 CONN1，在 Connection PinMap部分：
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a.选择 Add
b.在第一个 RLGC Wire Number区域输入 1；这表示连接器管脚的起始数。如图 7－16：
图 7－16输入第一个连接器管脚的起始数
c.在另一个弹出窗口的 Number of RLGC Wires区域输入 25；这表示管脚终结数。图 7－17
图 7－17输入第一个连接器管脚的终结数
d. 设置 First Connector Pin Name(From)Window中的参数如下：图 7-18 Design A；Component X1；Pin number A1
图 7－18设置第一块板连接器的参数 e.
设置 First Connector Pin Name(To)Window中的参数如下：图 7－19 Design B；Component X2；
Pin number A1
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图 7－19设置第二块板连接器的参数
这样，BRD1板上连接器 X2的 X1－X25管脚到 BRD2板上的连接器 X3的 1－25管脚的映射就如图 7-20所示：
图 7－20编辑完成第一个连接
8、重复以上步骤，建立 CONN2、CONN3、CONN4等连接，分别设置它们相应的接插件管脚的映射。 9、点击 System Configuration Editor窗口中的 OK键 10、点击 Signal Analysis Library Browser窗口中的 OK键至此，新的 Design Link已经创建成功。
7.2.3 仿真通过 Design Link连接的网络
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一、 在 PCB SI中进行反射仿真，生成 Report:
1、选择 Analyze－SI/EMI Sim－Initialize菜单 2、在 Signal Analysis Initialization窗口的 System Configuration Setup部分的下拉列表中选择 BRD1_U1 TO BRD2_U2，图 7－21 3、点击 OK
图 7－21选择系统间的 DesignLink连接
4、选择 Analyze－SI/EMI Sim－Probe菜单 5、在 Signal Analysis的命令行输入所要仿真的网络名并回车 6、在 Signal Analysis窗口中选择 Reports按钮 7、照图 7－22设置参数。
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图 7－22设置 Report产生参数
8、点击 Create Report 按钮。由于已经初始化为反射仿真，仿真器将对该网络进行仿真。 9、浏览报表，然后关闭报表 10、点击 OK关闭 Analysis Report Generator窗口二、 显示 Design Link 的波形 1、选择 Signal Analysis 窗口中的 Waveforms按钮，弹出 Analysis Waveform Generator界面。 2、选择 Reflection标签 3、从下拉菜单中选择 Pulse 4、点击 Typical模式 5、 Primary Net选择 Net Slection：All Selected Nets Driver Selection： All Xnet Drivers
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6、点击 Create Waveform，产生仿真波形列表，从波形列表中选择想观察的波形，图 7-23：
图 7-23仿真波形产生界面
7、选择 View Waveform按钮 8、观察波形，图 7－24
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图 7－24 DesignLink仿真波形
9、点击 OK退出 Analysis Waveform Generator。三、 抽取并观看网络拓朴 1、选择 Signal Analysis窗口中的网络 2、选择 View Topology，仿真拓扑显示在 SigXplorer窗口。（图 7－25所示）
图 7－25多板之间的拓朴结构
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进入到 SigXplorer中可以对不满足要求的的拓朴结构进行调整、仿真，仿真过程如前所述。 ....
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第八章仿真流程
第三章 信号完整性分析概论
3.1 信号完整性（Signal Integrity）概念
信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
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3.2 信号完整性的引发因素
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
3.2.1 反射(reflection)
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
3.2.2 串扰（crosstalk）
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于lns时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。
3.2.3 过冲(overshoot)和下冲(undershoot)
过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能
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够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数据错误。它们可以通过增加适当端接予以减少或消除。
3.2.4 振铃(ringing)
振荡的现象是反复出现过冲和下冲。信号的振铃由传输线上过度的电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的，通常发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。振铃由反射等多种因素引起的，振铃可以通过适当的端接或是改变PCB参数予以减小，但是不可能完全消除。
在Cadence的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。在接收和驱动器件的IBIS模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB软件Allegro中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数)。选择电阻匹配的方式也有多种，包括源端端接和并行端接等，根据不同的电路选择不同的方式。在布线策略上也可以选择不同的方式：菊花型、星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择方式。
3.2.5 信号延迟(delay)
电路中只能按照规定的时序接收数据，过长的信号延迟可能导致时序和功能的混乱，在低速的系统中不会有问题，但是信号边缘速率加快，时钟速率提高，信号在器件之间的传输时间以及同步时间就会缩短。驱动过载、走线过长都会引起延时。必须在越来越短的时间预算中要满足所有门延时，包括建立时间，保持时间，线延迟和偏斜。 由于传输线上的等效电容和电感都会对信号的数字切换产生延迟，加上反射引起的振荡回绕，使得数据信号不能满足接收端器件正确接收所需要的时间，从而导致接收错误。在Cadence的信号仿真软件中，将信号的延迟也放在反射的子参数中度量，有Settledelay、Switchdelay、Propdelay。其中前两个与IBIS模型库中的测试负载有关，这两个参数可以通过驱动器件和接收器件的用户手册参数得到，可以将它们与仿真后的Settledelay、Switchdelay加以比较，如果在Slow模式下得到的Switchdelay都小于计算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于计算得到的值，就可以得出我们真正需要的两个器件之间的时延范围Propdelay。在具体器件布放的时候，如果器件的位置不合适，
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在对应的时延表中那部分会显示红色，当把其位置调整合适后将会变成蓝色，表示信号在器件之间的延时已经满足Propdelay规定的范围了。
3.3 信号完整性的解决方案
随着各种PCB仿真软件的出现，通过仿真指导布局来解决信号完整性问题成为行之有效的途径。首先在电路设计方案中，设计者可有多种选择，并能通过设计同步切换输出数量，各单元的最大dI/dt和dV/dt等工作来控制信号的完整性，也可为高扇出功能块，如时钟驱动器选择使用差分信号。在布线过程中，可以通过在SpecctraQues中设置约束条件来使布线符合规定条件，以得到对于延迟的准确预测。对电路进行电路仿真 这在现代高速PCB板设计中显得尤为重要，而且它具有的最大优点是显而易见，给设计师科学、准确和直观的设计结果，便于及时更改与纠正，缩短了设计时间，降低了成本设计者应对相关因素作出估计，建立合理的模型。随着时钟频率的增加，这将成为一项关键的确认和验证步骤。在现
代高速PCB设计中， 保持信号完整性对设计者来说越来越富有挑战性。 号完整性要求。
第四章 传输线原理
简单的说，传输线是由两条有一定长度的导线组成。如信号在走线上的传输时间大于电平跳变上升/下降时间的一半，则该走线判定为传输线。
4.1 传输线模型理论
平行传输线如下图所示：
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图4.1
信号路径和返回路径所在的传输线不可能是理想的导体，因此它们都有有限的电阻，电阻的大小由传输线的长度和横截面积决定。任何传输线都可以划分为一系列串接线段。同样的在传输线之间的介质也不可能是理想的绝缘体，漏电流总是存在的，可以用单位长度传输线的漏电流来衡量。
如果AB导线间的电压不随时间而变化，在AB导线就会存在静态电场。由静电学原理可知，由静电场产生的电压为：
VEdl
如果两导线上带有等量、极性相反的自由电荷，根据库仑定律，导线间的静电场为： EQ
4r2Q是自由电荷量，是介电常数，r是导线间距。传输线上的电荷以及其间的电压构成了电容：
CQ V由于电容量会随传输线的长度线性增加，在分析中运用传输线的单位长度电容。 导线中的电流会在周围产生磁场，由安培定律有：
HdlI
Idlr 4r3由毕奥-沙伐尔定律有： dBH是磁场强度，B是磁通密度，是磁导率。
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如果导线间的磁通量随时间变化，传输线上就会产生感应电压，由法拉第定律有： VddiL dtdt综上所述，传输线模型段由串联电阻和电感、并联电容组成，如下图：
图4.2
从电路分析的角度讲，以上三种结构安排是等价的，实际的传输线模型由无数多个短线段组成，短线段的长度趋于零。由一系列短传输线段组成的传输线模型如下：
图4.3
4.2 传输线的特性阻抗
考虑短线段上的电阻和电感，其阻抗为： Zsl（RjL） 同样的综合电容和电导，其阻抗为： ZP11 YPl(GjC)在下图中假设传输线的长度无限大，每一小段传输线的阻抗是相等的，即： Z1Z2Z3Zn
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图4.4
对于均与传输线，当信号在上面传输时，在任何一处所受到的瞬态阻抗是相同的，称之为传输线的特性阻抗。所以上图可以简化为下图：
图4.5
由上面的讨论可知传输线的输入阻抗和特性阻抗必然相等，即： ZinZ0
由上图的电路结构知： ZinZs求解上式得：
Z0ZPZ0
Z0ZPZZS4ZSZP Z0S
2根据ZS和ZP的定义，可得： Z02l(RjL)12RjL l(RjL)2422GjC因为l很小，所以上式可以简化为： Z0RjLZSZP
GjCCandence 仿真手册SI PI EMI
在低频情况下，比如信号频率小于1KHz时，特性阻抗为： Z0R G当信号频率很高，比如大于100MHz时，L和C远大于R和G，所以上式进一步简化为：
Z0L C
第五章 反射的理论分析和仿真
如果信号沿互连线传播时所受的瞬态阻抗发生变化，则一部份信号将被反射，另一部份信号发生失真并继续传播下去。
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5.1 反射形成机理
信号沿传输线传播时，其路径上的每一步都有相应的瞬态阻抗，无论是什么原因使瞬态阻抗发生了变化，信号都将产生反射现象，瞬态阻抗变化越大，反射越大。
图5.1
信号到达瞬态阻抗不同的两个区域的交界面时，在导体中只存在一个电压和一个电流回路，边界处不可能出现电压不连续，否则此处有一个无限大的电场；也不可能出现电流不连续，否则此处有一个无限大的磁场，所以交界面的电压和电流一定连续，则有：
V1V2，I1I2 而由欧姆定律知：
I1V1/Z1，I2V2/Z2
当交界面两侧的阻抗不同时，以上四个关系不可能同时成立，这就说明在交界面上必然有反射回发射端的电压，以平衡交界面两端不匹配的电压和电流。
入射信号电压Vi向着分界面传播，而传输信号电压Vt远离分界面而传播，入射电压穿越分界面时，产生反射电压Vr，则有：
ViVrVt
相应的当入射电流Ii穿越分界面时，反射电流Ir和传输电流It的关系为： IiIrIt
按照欧姆定律，每个区域中的电压与电流的关系为：
Vi/IiZ1，Vr/IrZ1，Vt/ItZ2
通过换算可以得到： Vr/ViZ2Z12*Z2，Vt/Vi
Z2Z1Z2Z1由此可以看出，缩小Z1和Z2的差值，有利于减小反射电压，在实际运用中，通过
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给传输线端接匹配阻抗来实现。
在典型的数字系统中，驱动器的输出阻抗通常小于PCB互联信号线的特征阻抗，而PCB互联信号线的特征阻抗也总是小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。
5.2反射引起的振铃效应
5.2.1 由电路谐振产生的振铃效应
在研究由反射引起的振铃效应前，先讨论由电路谐振引起的振铃效应。在时钟速度高达10MHz的数字系统中，振铃（Ringing）现象是设计中的显著问题。传导系统对输入信号的响应，在很大程度上取决于系统的尺寸是否小于信号中最快的电气特性的有效长度，反之亦然。电气特性的有效长度由它的持续时间和传播延迟决定，即l=Tr/D（Tr =上升时间，ps；D=延迟，ps/in）。如果走线长度小于有效长度的1/6，该电路表现为集总系统，如果系统对输入脉冲的响应是沿走线分布的，称之为分布系统。
图5.2
对于不同长度的印制板布线，有不同的处理方法。一般来说，长度小于2英寸的走线的电气特性更像集总参数的LC电路；长度大于8英寸的走线的电气特性更像分布参量的传输线电路。为了消除以振铃噪声，对于不同长度的走线有不同的处理措施，这些措施和印制版走线的等效电路模型有关。
印制版的走线类似于谐振电路，由板上的铜铂提供电感，负载提供电容，同时铜铂依其长度有分布电感存在。下图即为其简化模型：
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图5.3
在此模型中C为Source驱动 源的负载管脚的分布电容，该电路模型为一LC谐振电路，如果其电感量为L，电容为C，则其谐振频率为：
f12LC
振铃噪声大致正比于谐振周期和时钟沿上升/下降时间的比值。当走线很短时，电感量和分布电容量都很小，这样谐振频率很高，谐振周期很短，振铃的幅度亦很小。当走线长度增加时，电感量和分布电容量都加大，谐振周期变长，振铃幅度也加大，此时对电路的正常工作会产生较大的影响。如下图所示：
图5.4
减小振铃噪声的一种有效手段是在电路中串联一个小电阻，此时电路模型变为下图：
图5.5
显然，该电阻为谐振电路提供了阻尼，该阻尼电阻能显著减小振铃幅度，缩短振铃震荡时间，同时几乎不影响电路速度。在工程使用上，该电阻通常为25欧姆。
理论上，电平从高到低跳变和从低到高跳变都会引起振铃，但是在典型的TTL电路中，从高到低的电平跳变引起的振铃现象更为显著。这是因为相对于从低到高的电平跳变，CMOS和TTL的输出级在从高到低的跳变时有更强的驱动能力，同时其等效的输出阻抗更小，一般只有3-10欧姆，这样就不能为谐振回路提供强的阻尼，所以从高到低的跳变 引起的振铃较剧烈，对电路的影响也较大。同时TTL电平对高低门限有不同耐受程度：典型的逻辑信号在高电平时有3.5V，而在低电平时为0.2V，而高低电平门限为
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1.4V，所以在从低到高的跳变产生的振铃必须有（3.5-1.4=2.1V）的幅度才会产生数据错误；而从高到低的振铃幅度只要有（1.4-0.2=1.2V）就会产生数据错误。
对长度小于2英寸，线宽10mil的走线进行仿真，发射端为74LCX16374芯片NO.23引脚，接收端为Virtex_ⅡNO.D2引脚，激励为100MHZ的方波，如下图所示：
图5.6
在不加阻尼电阻、加入阻尼电阻R=25ohm、R=50ohm、R=100ohm的情况下得到的仿真结果如下表：
表5.1 阻尼电阻R/ohm R=0 R=25 3616.68 -501.719 R=50 3300.00 -21.5026 R=100 3247.76 25.1391 OvershootHigh/mv 3932.53 OvershootLow/mv -791.906 仿真波形对比如下：
图5.7
从上图可看出，在接收端波无阻尼电阻时波形有明显的振铃效应存在，为了减小振铃效应，在发射端与接收端之间加入阻尼电阻后，振铃效应有明显的改善，随着R的增大，
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振铃的幅度和次数逐渐减少，对于波形的改善有一定效果。
5.2.2 反射引起的振铃效应
驱动源总存在内阻，内阻对进入传输线的初始电压有重要影响。当反射波最终到达源端时，将此内阻作为瞬态阻抗，它的值决定了反射波再次反射回远端的情况。
进入传输线的实际电压是由源电压及内阻和传输线组成的分压器共同决定的，设源电压为V0，内阻为R0，传输线的特性阻抗为Z0，则进入传输线的实际电压为：
ViV0*Z0
Z0R0由此可见减小电源的内阻有利于提高电源的利用率，在实际运用中，驱动源内阻都远小于传输线特性阻抗，而负载的输入阻抗一般都大于传输线的特性阻抗，这样就会导致在源端出现负反射，在负载端出现正反射，反射波在源端和负载端来回反射就会引起振铃现象，与电路谐振所产生的振铃效应相比，其本质上是有区别的。
当走线很长时，由反射引起的振铃是很严重的，对走线长度为10in的传输线进行仿真，得到如下波形：
图5.8
由图可以看出，由于阻抗不匹配，在阻抗突变界面上产生多次反射，源端波形和接收端波形均遭受到了不同程度的畸变。
5.3 端接电阻匹配方式
匹配阻抗的端接有多种方式，包括并联终端匹配，串联终端匹配，戴维南终端匹配，AC终端匹配，肖特基二极管终端匹配。
5.3.1 并联终端匹配
并联终端匹配是最简单的终端匹配技术：通过一个电阻R将传输线的末端接到地或者接到VCC上。电阻R的值必须同传输线的特征阻抗Z0匹配，以消除信号的反射。
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如果R同传输线的特征阻抗Z0匹配，不论匹配电压的值如何，终端匹配电阻将吸收形成信号反射的能量。终端匹配到VCC可以提高驱动器的源的驱动能力，而终端匹配到地则可以提高电流的吸收能力。
并联终端匹配技术突出的优点就是这种类型终端匹配技术的设计和应用简便易行，在这种终端匹配技术中仅需要一个额外的元器件；这种技术的缺点在于终端匹配电阻会带来直流功率消耗。另外并联终端匹配技术也会使信号的逻辑高输出电平的情况退化。将TTL输出终端匹配到地会降低VOH的电平值，从而降低了接收器输入端对噪声的免疫能力。
图5.9
对长走线进行并联终端匹配后仿真，波形如下：
图5.10
5.3.2 串联终端匹配
串联终端匹配技术，也称之为后端终端匹配技术，不同于其它类型的终端匹配技术，是源端的终端匹配技术。串联终端匹配技术是在驱动器输出端和信号线之间串联一个电阻。驱动器输出阻抗R0以及电阻R值的和必须同信号线的特征阻抗Z0匹配。对于这种类型的终端匹配技术，由于信号会在传输线、串联匹配电阻以及驱动器的阻抗之间实现信号电压的分配，因而加在信号线上的电压实际只有一半的信号电压。
而在接收端，由于信号线阻抗和接收器阻抗的不匹配，通常情况下，接收器的输入阻抗更高，因而会导致大约同样幅度值信号的反射，称之为附加的信号波形。因而接收
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器会马上看到全部的信号电压（附加信号和反射信号之和），而附加的信号电压会向驱动端传递。然而不会出现进一步的信号反射，这是因为串联的匹配电阻在接收器端实现了反射信号的终端匹配。
串联终端匹配技术的优点是这种匹配技术仅仅为系统中的每一个驱动器增加一个电阻元件，而且相对于其它的电阻类型终端匹配技术来说，串联终端匹配技术中匹配电阻的功耗是最小的，而且串联终端匹配技术不会给驱动器增加任何额外的直流负载，也不会在信号线与地之间引入额外的阻抗。
由于许多的驱动器都是非线性的驱动器，驱动器的输出阻抗随着器件逻辑状态的变化而变化，从而导致串联匹配电阻的合理选择更加复杂。所以，很难应用某一个简单的设计公式为串联匹配电阻来选择一个最合适的值。
图5.11
对长走线进行串联终端匹配后仿真，波形如下：
图5.12
5.3.3戴维南终端匹配
戴维南终端匹配技术或者也叫做双电阻终端匹配技术，采用两个电阻来实现终端匹配，R1和R2的并联组合要求同信号线的特征阻抗Z0匹配。R1的作用是帮助驱动器更加容易地到达逻辑高状态，这通过从VCC向负载注入电流来实现。与此相类似，R2的作用是帮助驱动器更加容易地到达逻辑低状态，这通过R2向地释放电流来实现。
戴维南终端匹配技术的优势在于在这种匹配方式下，终端匹配电阻同时还作为上拉
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电阻和下拉电阻来使用，因而提高了系统的噪声容限。戴维南终端匹配技术同样通过向负载提供额外的电流从而有效地减轻了驱动器的负担，另外这种终端匹配技术还能够有效地抑制信号过冲。
戴维南终端匹配的一个缺点就是无论逻辑状态是高还是低，在VCC到地之间都会有一个常量的直流电流存在，因而会导致终端匹配电阻中有静态的直流功耗。这种终端匹配技术同样也要求两个匹配电阻之间存在一定的比例关系，同时也存在额外的到电源和地的线路连接。负载电容和电阻（Z0、R1和R2的并联组合）会对信号的上升时间产生影响，提升驱动器的输出电压。
图5.13
对长走线进行戴维南终端匹配后仿真，波形如下：
图5.14
5.3.4 AC终端匹配
AC终端匹配技术也称之为RC终端匹配技术，由一个电阻R和一个电容C组成，电阻R和电容C连接在传输线的负载一端。电阻R的值必须同传输线的特征阻抗Z0的值匹配才能消除信号的反射，电容值的选择却十分复杂，这是因为电容值太小会导致RC时间常数过小，这样一来该RC电路就类型于一个尖锐信号沿发生器，从而引入信号的过冲与下冲，另一方面，较大的电容值会带来更大的功率消耗。通常情况下，要确
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保RC时间常数大于该传输线负载延时的两倍。终端匹配元器件上的功率消耗是频率、信号占空比、以及过去数据位模式的函数。所有这些因素都将影响终端匹配电容的充电和放电特性，从而影响功率消耗。
AC终端匹配技术的优势在于终端匹配电容阻隔了直流通路，因此节省了可观的功率消耗，同时恰当地选取匹配电容的值，可以确保负载端的信号波形接近理想的方波，同时信号的过冲与下冲又都很小。
AC终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动，这主要取决于在此之前的数据位模式。举例来说，一个较长的类似的位串数据会导致信号传输线和电容充电到驱动器的最高输出电平值。然后，如果紧接着的是一个相位相反的数据位就需要花比正常情况更长的时间来确保信号跨越接收器逻辑阈值电平，这是因为接收器端的电压起自一个很高的电位。
图5.15
对长走线进行RC终端匹配后仿真，波形如下：
图5.16
5.3.5 肖特基二极管终端匹配
肖特基二极管终端匹配技术也称之为二极管终端匹配技术，由两个肖特基二极管组成。传输线末端任何的信号反射，如果导致接收器输入端上的电压超过VCC和二极管的正向偏值电压，该二极管就会正向导通连接到VCC上。该二极管导通从而将信号的过冲
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箝位到VCC和二极管的阈值电压的和上。
同样连接到地上的二极管也可以将信号的下冲在二极管的正向偏置电压上。然而该二极管不会吸收任何的能量，而仅仅只是将能量导向电源或者是地。这种工作方式的结果是，传输线上就会出现多次的信号反射。信号的反射会逐渐衰减，主要是因为能量会通过二极管在电源和地之间实现能量的交换，以及传输线上的电阻性损耗。能量的损耗了信号反射的幅度，确保信号的完整性。
不同于传统的终端匹配技术，二极管终端匹配技术的一个优势就是，肖特基二极管终端匹配无须考虑真正意义上的匹配。所以，当传输线的特征阻抗Z0不清楚时，比较适合采用这种终端匹配技术。同时，在肖特基二极管上的动态导通电阻上消耗的功率远远小于任何电阻类型终端匹配技术的功率消耗。事实上，反射功率的一部分会通过正向偏置的二极管反馈回到VCC或者地，同样也可以在传输线上任何可能引发信号反射的位置加入肖特基二极管。二极管终端匹配技术的缺点是多次信号反射的存在可能会影响后续信号的行为。
图5.17
5.4 多负载的端接
在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。
如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端按照阻抗匹配原则加入一串行电阻即可；如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式，如下图所示：
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图5.18
如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻；如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，下图所示：
图5.19
5.5 反射的影响因素
5.5.1 传输时延对反射的影响
如果传输线的瞬态阻抗不匹配，即RZ0，此时通过在源和负载之间多次反射，就会产生多次振铃，解决的办法就是端接匹配阻抗，但这并不表示在任何情况下都需要端
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接电阻，如果导线足够短，虽然依旧发生了反射，但多次反射将被掩盖在上升沿中，几乎不能辨认，也就不能引起潜在的问题，当传输线时延TD小于信号上升时间Tr的20%时，可以不考虑反射带来的振铃噪声，所以粗略得出没有端接电阻的最大长度约为：
LenmaxRT
下图是在不同传输时延下接收端波形的比较：
图5.20
5.5.2 短串接对反射的影响
电路板上的走线通常要通过过孔区，或是要在元件密集区域布线，此时线宽有可能要变窄，收缩成颈状。如果传输线上有这么一小段的线宽变化，特性阻抗一般是变大【为什么变大？电感变大还是电容变小！】。
图5.21
短精装的影响由三个因素决定：颈状线的时延TD、颈状线的特性阻抗Z2以及信号的上升时间RT。阻抗突变引起了信号来回振荡，这就是要求设计均匀特性阻抗互连线的原因。为了保证反射噪声电压低于电压摆幅的5%，就需要保证特性阻抗的变化率小于10%。
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阻抗变化的两个界面处发生的反射大小相等，方向相反，如果颈状线的长度很短，来自两端的反射可以相互抵消，对信号完整性的影响可以忽略，从而可以得到与前面相同的经验法则，即颈状线的最大长度为：
LenmaxRT
5.5.3 容性终端负载对反射的影响
当信号沿传输线到达末端的理想电容时，决定反射系数的瞬态阻抗将随时间的变化而变化。时域中的电容阻抗为：
V dVCdtC表示电容，V表示信号的瞬态电压。
ZC如果信号的上升时间小于电容的充电时间，那么最初电容两端的电压将迅速上升，这时阻抗很小。随着电容充电过程的进行，电容两端的电压变化率的dV/dt将下降，这使得电容器阻抗明显增大。如果时间足够长，电容器充电达饱和，电容器就相当于断路。这意味着反射系数随时间的变化而变化，反射信号将先下跌在上升到开路状态的情形。
在带容性负载的传输线末端，电压的变化就像RC在充电，其中C是负载电容，R是传输线特性阻抗Z，传输信号的10-90%上升时间是由RC充电电路决定的，其大约为：
1090%2.2*Z*C
如果初始信号的上升时间比RC充电时间短，则传输线末端的容性负载将决定接收端的上升时间；如果初始信号的上升时间大于RC充电时间，末端电容将使信号上升时间累加上RC充电时间的时延。在不同末端电容值下的接收端信号的上升时间如下表：
表5.2
负载电容C/PF 上升时间RT/ ns 其波形对比如下：
0 2.3 2 2.5 5 3.0 10 3.8 Candence 仿真手册SI PI EMI
图5.22
5.5.4 走线中途容性负载对反射的影响
测试焊盘、过孔、封装引线或连接到互连线中途的短桩线，都起着集总电容器的作用。电容越大，电容阻抗就越小，负反射电压就越大，从而接收端的下冲也就越大。在走线中加入不同大小的中途负载电容进行仿真，结果如下：
表5.3
中途电容值/PF OvershootLow/mv 波形下冲部分如下：
0 139.984 2 163.029 5 1.335 10 208.084
图5.23
如果信号的上升边沿是线性的，则dv/dt=V/RT,电容器阻抗为：
ZCVVRT dVVCCCdtRT为了避免该阻抗造成严重的问题，则要求该阻抗大于传输线的阻抗，对于不同的RT，应根据ZC5*Z0来选取电容。
5.5.5 感性突变对反射的影响
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连接到传输线上的任何串联连接都有一些的串联回路电感。对于边沿快速上升的入射信号，串联回路电感最初像是一个高阻抗元件，所以产生返回源端的正反射，近端信号的形状为先上升后下降，呈现非单调。
电路中可允许最大电感总量取决于噪声容限，一般可按分立电感的串联阻抗突变小于走线特性阻抗的20%为限，此时反射信号大约是信号摆幅的10%。当信号的上升沿通过电感时，如果上升沿是线性的，则电感的阻抗约为：
ZLVILdIdtL IRT为保证电感阻抗低于导线特性阻抗的20%，可允许的最大感性突变为：
Lmax0.2*Z0*RT
感性突变会引起时延累加，即接收端信号的上升时间会随感性突变呈线性增加，时延增加量为：
add0.5*L Z在2in长走线中加入不同值的电感，仿真结果如下： 表5.4 电感值/PF OvershootHigh/mv OvershootLow/mv 0 3300.19 -27.68 10 3400.56 -57.32 20 3516.09 -291.36 40 3853.81 -622.41 接收端波形比较如下：
图5.24
从图中可以看出，随着串联电感的增大，信号上升时间将增大。除此之外，信号过冲也随着串联电感的增大而增大，这是由于来自接收端的反射波在感性突变处产生二次
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正反射所致。
第六章 串扰的理论分析和仿真
串扰是由电磁耦合形成的，耦合分为容性耦合和感性耦合两种。容性耦合是由于干扰源（Aggressor）上的电压变化在被干扰对象（Victim）上引起感应电流从而导致的电磁干扰，而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。因此，信号在通过一导体时会在相邻的导体上引起两类不同的噪声信号：容性耦合信号与感性耦合信号。
图中如果位于A点的驱动源称为干扰源（Aggressor），则位于D点的接收器称为被干扰对象（Victim），A、B之间的线网称为干扰源网络，C、D之间的线网称为被干扰对象网络；反之，如果位于C点的驱动源称为干扰源（Aggressor），则位于B点的接收器称为被干扰对象（Victim），C、D之间的线网称为干扰源网络，A、B之间的线网称为被干扰对象网络。当干扰源状态变化时，会在被干扰对象上产生一串扰脉冲，在高速系统中，这种现象很普遍。为了区分受害线的两端，我们把静态线上距离源端最近的一端C称为近端，而离源端最远的一端D称为远端。
图6.1
I1 和I2 为两根信号线上传输的电流，I11 和I12为容性耦合所产生的流，Im为感性
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耦合所产生的电流。动态线在静态线上引起的近端串扰电流为I11Im ，引起的远端串扰电流为I12Im。
6.1 容性耦合电流
当信号从驱动器输出时，仅在信号前沿存+在的区域，才有容性耦合电流流入静态线，其中的一半向后流入近端，另一半向前流向远端，这两种电流都为正向。
流向静态线近端的电流随着驱动器出现的上升边沿逐步上升，当信号前沿沿着传输线前进时，后向耦合电流以恒定的速度持续流回近端。当前沿传输了一个饱和长度之后，近端的电流将达到一个稳定值。当动态线上的信号到达远端端接电阻后，就不再有耦合电流，但静态信号线上还有后向电流流向静态线的近端，这段额外时间等于传输时延TD。所以近端容性耦合电流上升到一个恒定值并持续达2*TD，然后下降到0，近端容性耦合饱和电流的幅度为：
I11111**CmL*v*V*CmL*v*V 224CmL为单位长度互容，v为信号传输速度，V表示信号电压。
图6.2
静态线上的前向电流流向远端的速度与信号前沿向远端传输的速度相同，前向噪声电流会在静态线上逐步积累。直到信号前沿到达远端，前向耦合电流才到达静态线远端。静态线上的耦合电流与信号电压变化速度成比例，静态线远端的实际噪声波形是信号边沿的微分。如果信号边沿是线性的，则容性耦合噪声电流为短矩形脉冲，持续时间等于信号上升时间，从动态线耦合到静态线上的电流总量将集中于这个窄脉冲，远端容性耦合电流的幅度为：
I121*CmL*Len*V/RT 2Candence 仿真手册SI PI EMI
V表示信号电压，Len表示耦合长度，RT表示信号上升时间。
6.2 感性耦合电流
由于受到动态线上dI/dt的影响，经过互感在静态线上产生激励电压，进而形成感性耦合电流。动态线上的电流从信号路径流到返回路径，会在静态线上感应出一个与自身电流回路反向的电流回路。感应电流在静态线上受到前后两个方向的阻抗是相等的，因此它将沿两个方向传播，其中一半流向近端，另一半沿前向传播。
后向感性耦合电流从零开始，随着驱动器的输出信号而上升，当信号传输的长度超过饱和长度时，后向电流将达到一个稳定值并保持这一水平。信号的上升沿达到动态线远端的端接电阻后，静态线上仍有后向感性耦合噪声电流，这些电流流回静态线的近端仍需要一个TD。
图6.3
前向感性耦合噪声电流与动态线上信号边沿传播速度相同，而且会产生积累效果，所以远端噪声将随着耦合长度而增大。远端感性耦合电流的形状是上边沿的微分，直接与信号的dI/dt成正比。
6.3 近端串扰
近端噪声电压与经过近端端接电阻的净耦合电流有关，其波形如下：
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图6.4
近端串扰系数NEXT为：
NEXTVn1CmLLmL() Va4CLLLVa表示信号电压，Vn表示噪声电压，CmL、LmL表示单位长度互容和互感，CL、LL表示单
位长度电容和电感。
如果耦合长度大于饱和长度，噪声电压将达到一个稳定值；如果耦合长度小于饱和长度，电压峰值将会小于饱和电压。实际的噪声电压峰值与耦合长度和饱和长度的比值成比例。
图6.5
发射端AD芯片NO.51引脚信号上升时间测得为2.885ns,，则饱和耦合长度为2.885ns*6in/ns=17.31in，接收端为74LCX16374芯片NO.26引脚，微带线距5in，线宽10in，激励波形为100MHZ的方波，如下图所示：
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图6.6
分别取传输长度为：L=5in，L=10in，L=17.31in，L=20in进行仿镇，可得近端串扰波形如下：
图6.7
从以上波形可以看出，当耦合长度小于饱和长度时，近端串扰电压值随耦合长度成比例增加，当耦合长度达到或超过饱和长度后，近端串扰电压值保持恒定。
6.4 远端串扰
远端噪声电压与流经远端端接电阻的净耦合电流有关，其波形如下：
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图6.8
远端串扰系数FEXT为：
FEXTVfVaLen1CmLLmL**() RT2vCLLLVa表示信号电压，Vf表示噪声电压，CmL、LmL表示单位长度互容和互感，CL、LL表示单位长度电容和电感，v表示信号的传输速度，Len表示耦合长度。
当信号输入TD后，远端噪声才出现，其在静态线上的传播速度与信号速度相等。远端噪声以脉冲形式出现，它是信号边沿的微分，脉冲宽度等于信号上升时间，随着信号上升时间的减小，脉冲宽度将减小，而峰值将增加。
图6.9
远端串扰具有叠加性，如果静态线两边各有一条等宽等间距电流同向的动态线，则每条动态线产生的远端串扰值都相等，且静态线上的总远端串扰等于两条动态线产生的远端串扰之和。
首先分别设置发射端为AD芯片NO.51引脚和NO.50引脚、NO.50引脚和NO.49引脚，接收端为74LCX16374芯片NO.26引脚和NO.27引脚、NO.27引脚和NO.29引脚，微带线距5in，线宽10in，激励波形为100MHZ的方波，如下图所示：
图6.10
远端串扰波形在同一座标中显示如下：
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图6.11
再建立模型观察两根等距动态线对同一根静态线的远端串扰，如下图：
图6.12
静态线上的远端串扰波形如下图所示：
图6.13
远端串扰峰值表如下： 表6.1 串扰关系 远端串扰峰值（mv） Trace1 to Trace2 58.632 Trace3 to Trace2 59.6 Trace2 114.465 再交换Trace1的发射端和接受端，使得Trace1和Trace3的电流方向相反，那么理论上Trace1和Trace3在Trace2上引起的感性耦合电流大小相同，方向相反，可以相互抵消，
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远端串扰和近端串扰会大大减小，仿真结果如下表：
表6.2
动态线电流方向 同向 反向 远端串扰峰值（mv） 114.465 .398 仿真波形如下：
图6.14
6.5 串扰的影响因素
6.5.1 两线间距P与两线平行长度L对串扰大小的影响串扰的大小与传输线的并行耦合长度L和间距P有关，耦合长度越短，间距越大，串扰就越小。以远端串扰为对象的仿真结果如下表：
表6.3
仿真结果（mv） P=5mil P=10mil L=500mil 30.026 16.607 L=1000mil 62.569 39.511 仿真波形如下：
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图6.15
6.5.2 电流流向对串扰的影响
串扰是与方向有关的，其波形是电流流动方向的函数，下面分别作动态线电流（I1）和静态线电流（I2）同向和反向的仿真，结果如下表：
表6.4 仿真结果 远端串扰峰值/mv 仿真波形如下：
I1与I2同向 I1与I2反向 227.272 240.927
图6.16
由仿真结果可知，电流反向时的串扰要大于电流同向时的串扰。
6.5.3 干扰源信号频率及上升时间对串扰的影响
动态线上信号的频率变化会对静态线上的串扰产生一定的影响，保持其它条件不变，对于动态线AB上的信号频率分别取不同频率时进行仿真，结果如下表：
表6.5
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频率/MHz 远端串扰峰值/mv 仿真波形如下：
50 476.971 100 497.378 200 6.092 500 900.023
图6.17
由仿真结果可以看出，随着动态信号频率的增加，静态线上的串扰幅值也随之增
加，频率越高，串扰幅值增加得越快。
除此之外，动态线的驱动源的上升时间也是影响串扰的重要因素。发射端AD芯片NO.51引脚信号上升时间测得为2.885ns，发射端74LCX16374芯片NO.23引脚信号上升时间测得为0.8ns,用它们分别作动态线的驱动端，其它布线条件不变，仿真结果如下表：
表6.6
上升时间RT/ns 远端串扰峰值/mv 仿真波形如下：
0.8 90.305 2.885 74.7585
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图6.18
其中实线为驱动源上升时间为0.8ns时的串扰波形，虚线为驱动源上升时间为2.885ns时的串扰波形。从图中可以看出信号的上升/下降时间或边沿变化（上升沿和下降沿）对串扰的影响很大，边沿变化越快，串扰越大。由于在现代高速数字电路的设计中，具有快速上升时间的器件的应用越来越广泛，因此对于这类器件，即使其信号频率不高，在布线时也应认真对待以防止过大的串扰产生。
6.5.4 传输线特性阻抗对串扰的影响
在当今高速系统的设计实现中，采用多层PCB板的最大优点是可以在有限面积的条件下，极大地提高布线资源，设计中使用的元器件在布局时即使摆放的很密，也可以通过多层信号走线来实现互连，从而使系统的小型化成为现实。多层PCB板的层与层之间是用电介质填充的，这个电介质层的厚度是影响传输线特性阻抗的重要因素，当它变厚时，传输线特性阻抗变大，当它变薄时，传输线特性阻抗变小，这将影响串扰得大小。分别采用微带传输线（TOP层）和带状传输线（信号层）两种布线结构进行了仿真，这两种情况除了使用不同的布线层以外，其它条件如两线平行长度、间距、信号频率等均不变。通过改变电介质厚度来观察串扰的变化，取三个典型值3.6mils、7.2mils、14.4mils进行仿真时相应微带传输线和带状传输线上的远端串扰峰值如下表：
表6.7
c 电介质厚度d/mil 特性阻抗/ohm 远端串扰峰值/mv 3.6 66.8 102.517 微带线 7.2 14.4 3.6 带状线 7.2 14.4 74.076 186.57 .040 102.04 179.04 309.07 42.635 61.597 34.236 93.462 其仿真波形对比如下：
图6.19
由仿真结果可见，PCB板层之间的电介质层的厚度对串扰的影响很大，对于同一布
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线结构，当电介质层的厚度增大一倍时，串扰明显加大了，反之，当电介质层厚度减小时，串扰有明显减小。另外，对于同样的电介质层厚度，带状传输线的串扰要小于微带传输线的串扰，因此在高速电路布线时，如带状传输线的阻抗控制能够满足要求，那么使用带状传输线可以比使用微带传输线获得更好的串扰抑制效果。
6.5.5 反射对串扰的影响
如果动态线和静态线的阻抗没有完全匹配，即Rt≠Z0，则有反射产生，此时就会在发射端和接收端之间产生多次反射，串扰就会加剧，如果给动态线和静态线端接电阻，使之待到阻抗匹配，即Rt=Z0 ，就能有效抑制串扰。分别对动态线和静态线都不端接电阻、仅静态线端接电阻、仅动态线端接电阻、动态线和静态线都端接电阻进行仿真，端接电阻均为100ohm,结果如下表：
表6.8 端接情况 两线均不端接 静态线端接 202.534 动态线端接 179.377 两线均端接 130.822 远端串扰峰值/mv 225.555 仿真波形对比如下：
图6.20
由图可以看出，对传输线端接电阻后，串扰可以得到有效的抑制。
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第七章 结束语
1. 仿真设置
必须正确包含如下信息： a.网表
b. PCB stackup堆叠 为抽取精确的传输线模型
c. DC电压设置 为确定在拓扑结构中的终端电压值
d. 器件类属性 如IC为IC属性，电阻为DISCRETE属性，接口为IO属性 e. 仿真模型的分配
f. 正确的Pinuse属性 如： BI ,Ground,input,output等 在前仿真的时候，PCB堆叠可以不进行设置。 另PCB堆叠可以通过手动或自动设置。 自动设置： tools----setup advisor
可以进行堆叠设置与差分对传输线的相关阻抗设置
在差分线阻抗设置的时候，注意coupling type的设置，EDGE信号边沿对信号边沿 multiple choice selection: 的选项意义
选择different impedance: 不调整间距，重新计算阻抗 选择spacing： 调整间距，保持原有阻抗 2. analysis preference设置 3. Net: 物理NET
Xnet: 电气NET，抽取的网络，包含了驱动端 & 电阻 & 电容 & 电感 & 接收端。
由于我们在实际设计过程中_ 通常使用Orcad进行电路前期设计_得到的是电路的_max文件, 为了利用Candence进行电路仿真, 首先需要将Orcad的max文件转换为Allegro的_brd文件..完成这一转换的工具是Cadence公司提供的一组附件_该附件包含4 个文件_ 分别是_layout.ctl,_ layout.fnt_, layout.ini _,Toallegro.exe使用时_需要设置好路径和环境变量,然后运行 ____________文件_ 在提示下输入所要转换的___文件名_ 就可以将_max文件转换为brd文件_.是需要特别注意的是_ 转换后的___文件与原相比有一些隐蔽性的问题_ 列举如下
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对Cadence仿真库模型的理解，不知对否
1 cds_partlib.ndx中包含
（1）DIG_LIB library model
((2) DEFAULT_LIB ( IOcell for GTL PCI ASIC ) (3) Package
2 cds_models.ndx ( IOcell ) 3 optlib\\micro.ndx \\mem.ndx \\fpga.ndx \\dll.ndx
IBIS（Input／Output Buffer Information Specification）模型是一种定义输入/输出缓冲器（I/O Buffer）V－I和v－r响应的一种模型，目的是提供一种集成电路制造商→EDA软件厂商→设计工程师之间相互交换电子元件仿真数据的标准格式。IBIS的版本发布情况为：1993年4月首次推出Version1.0版；1994年6月发布了Version2.0版；1997年6月发布了Version3.0版，并于同年9月被接纳为IEC 62012-1标准；1999年1月推出了Version3.2版，该版本为目前广泛使用的版本；而目前最新的版本为2006年6月推出的Version4.2版。
IBIS模型属于一种行为模型，它不是从要仿真的元件的结构出发进行定义的，而是从元件的行为出发 进行定义的，描述了器件在特定负载、特定封装下的输入／输出行为，而不是实际的电气组成。IBIS模型主要用于板极的系统仿真，可以帮助设计者在存在高速 设计规则约束的设计中获取准确的信息以进行分析和计算。由于它不涉及芯片内部的结构信息，因此得到了众多厂商的支持。
IBIS本身只是—种文件格式，它说明在标准的IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些参数如何使用，这些参数需要由支持IBIS模型的仿真工具来读取。
一个IBIS文件包括了从行为上模拟一个器件或一组器件的所有输入、输出和“I/O”等类型缓冲器所需要的数据，它以ASCII的格式保存。IBIS文件主要由以下3个部分组成。
· 文件头：这部分包含关于IBIS版本、文件名、版权等信启、： · 器件描述：包含器件名称、制造商、封装和引脚等信思：
· 模型描述：这部分定义了模型对应的缓冲器类型：门限电平；描述Pulldown、Pullup、 Power_Clamp、Gnd_Clamp的IlV数据表；Ramp数据；描述波形上升／下降沿的VIT
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数据表等。不同类型的缓冲器包含的数据有所不同，如图所示为IBIS模型的一般结构。
rosstalk、电源地弹power/groudn bounce、EMC/EMI问题等。
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IBIS模型结构图
PCB设计成功案例
http://hi.baidu.com/282280072/blog/item/e6fb08fdaa16a688b901a08f.html
第一章 在Allegro 中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果：
* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
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* 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式
在PowerPCb 中对已经完成的PCB 板，作如下操作：
在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件
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图1.2 PowerPCB 导出格式设置窗口
点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图
在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：
图1.3 转换阿三次文件参数设置窗口
i. 在的一栏那填入源asc 文件的目录
ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）
iii. 指定转换后的文件存放目录
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然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.\\Psd_14.2\\Tools\\PCB\\bin 中。
4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。 第二章 转换IBIS 库到dml 格式并加载 1）库转换操作过程
在Allegro 菜单中选择Analyze \\ SI/EMI SIM \\Library 选项，打开“Signal Analyze Library Browser”窗口，在该窗口的右下方点击“Translatr ->”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图2.1）.按下“打开”按钮，随后出现转换后文件存放目的设置窗口，设置后按下“保存”键，出现保存认定窗口（图2.2）。注意：必须 对此窗口默认的路径设置进行修改，否则无法生成.dml 文件。
图2.1 IBIS 库转换原文件路径设置窗口
原该窗口的默认设置为“ibis2signoise in=\"E:\"\\_ED\\30\\82559.ibs
out=\"82559\".dml”，实际上ibis2signoise 是一个DOS 文件，可能在一些场合，可执行文件后面的命令参数中“in=”和“out=”被认为是非法字符，所以，将它修改为“ibis2signoise E:\\_ED\\30\\82559.ibs ”即可，它将在IBIS 文件所在目录建立同名的dml 文件。
图2.2 IBIS To dml 转换设置路径窗口（需修改）
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转换完成以后，会有报告文件弹出，在文件中只要没有“Error”提示，转换文件有效。
2）加载转换后的dml 库
图2.3 Signal Analyze Library Browser 窗口
在Signal Analyze Library Browser 窗口（图2.3）,加载转换后的dml 库文件。首先点击“Add Existing Library ->”按钮，出现下来菜单（图2.4），该菜单有四个选项：
1. Local Lib: 直接指定一个确定的库文件。这些库文件在：…\\Psd_14.2\\share\\pcb \\signal \\SignalPartLib 中。
图2.4 加载库文件的几个方法
2. Local Library Path :指定一个人目录并将目录中所有库文件调入。
在…\\Psd_14.2\\share \\pcb \\signal\\SignalPartLib 中安装时，内置有三个库文件目录（安装时没有选择附加的仿真用库）：DEFAULT_LIB、Dig_lib（内含abt、als、alvc、fttl 四个子目录）、Packages。其中als 子目录中有X4ALS 系列标注逻辑器件库，如74als162 等。
3. Standard Cadence Library：在加载两个索引文件（\\Psd_14.2\\share\\pcb\\signal）：cds_models.ndx和cds_partlib.ndx，前者包括模块信息，后者包括仿真器件信息。
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3）加载成功以后可以点击set working 按钮，将其设置为工作库。 第三章 给器件加载对应模型 1) 给器件加载模型
在Allegro 菜单中选择Analyze \\ SI/EMI SIM \\Model 选项，打开“Signal Model Assignmen”窗口（图3.1）。
图3.1 为器件指定模型窗口
在图3.1 中显示所有使用到的器件名称，选中一个准备设置模型的器件并点击Find 按钮，出现，Model Browser 窗口（图3.2）。在Model Name Pattern 窗口中填入“*”号，一些模型的名称进入下面的列表框，
图3.2 浏览模型窗口
在列表框里点击你需要的模块后，在图3.1 中U1（和U2）的“Signal Name”列里就会出现它的模型名称。
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2）器件、元件的建模
如果在图3.1 里准备加载的模型是无源器件或者是需要自己临时创建的模型，则点击在图3.1 中的create model 按钮出现图3.2 创建模型窗口， 对于电阻电容选择Espicemodel（选中蓝色箭头所指项目）后将出现,Creat ESpick Device Model窗口（图3.3）。其他有源器件用IBISdevice 模型（选中红色箭头所指项目），然后按提示输入value 及各管脚的功能即可，同时可以存盘生成*.dat 文件，这样以后进行仿真时直接load 即可。此时这个新建的模型就出现在所选器件的“模型名称“栏中。
图 3.3 无源器件建模窗口
无源器件包括电阻。电容、电感，图中的Common 项是设置该元件是否有公用（接地或电源）管脚。
第四章 定义板子的地线、电源电压
器件仿真必须设置直流电源，否则仿真不能进行，只有定义了电压的电源和地信号，才能在拓补结构中将电源的信号模型调进来。此操作在Logic 菜单项中选择Identify Nets..选项，出现Identify DC Nets 窗口（图4.1 分别选中VCC 和GND 网络，在Voltage 栏填入5V 和OV，然后确认，完成设置。
图 4.1 直流电源设置窗口
调整PCB 板叠层结构满足阻抗要求
该功能分别从Aleegro、SpecctraQuest 两个模块进入后进行设置。 1） 从Allegro 主窗口设置
在Tools 菜单选择Setaup Advior 选项，出现DatBase Setup Advsor 窗口，直接按下“Next“按钮，出现新的DatBase Setup Advsor –Cross-Section 窗口，其中有个“Edit Cross-Section”按键，按下此键进入叠层设计窗口（图5.1），在这个类似Excel 表格式地窗口里，输入需要的各种参数，在表地最后一栏直接计算出该层的阻抗值。
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图5.1 叠层设置窗口
2） 从SpecctraQuest 窗口设置
直接从Setup 菜单选择Cross-Section 项进入图5.1 窗口 第六章 设置仿真参数
在正式进行仿真之前，还需要对各参数进行设置，以便使最终结果更加准确的反映设计者的要求。这个步骤可以在SpecctraQuest 模块里，也可以在Sigxplore 中完成。具体需要设置的参数根据不同仿真有不同的要求，大致如下：
仿真的周期数（measurement cycle）时钟频率（Clock frequency） 占空比（duty cycle）偏移量（offset）
固定仿真时间（fixed duration）波形取样时间（waveform resolution） 截止频率（cutoff frequency）仿真模式（FTS mode）
驱动激励（drive excitation）测量模式(measurement mode) 1） SpecctraQuest 模块里设置仿真参数
在SpecctraQuest 的菜单里选中Analyze\\SI/EMI SIM\\Prefences，出现参数设置窗口（图6.1）
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图6.1 仿真参数设置
2） 在SigXplore 里的选中Analyze\\Prefences 进入的参数设置窗口与图6.1 类似。
第七章 用探针（Probe）指定仿真信号线 1) 建立仿真信号线网表
在SpecctraQuest 里的Logic 下拉菜单里，选择create list of nets,出现“CreatList of Net”窗口（图7.1）。在窗口上边的Net List Name 栏中填入自己起的网络名称，在“Net Filter”栏输入“* ”；在“Available nets”列表栏中选中需要仿真的网络并将其添加到右边“Selected Nets”栏里。然后将生成的网表文件进行保存。
图7.1 建立仿真网络
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2) 选择仿真网络
选中Analyz\\SI/EMI Sim\\Probe 命令，在弹出的signal analysis 窗口的net 一栏，敲入*,或者通过list of nets，将网表文件调入。这样所有的net 都出现在最左边的框里，可以选择任何一个信号线进行模拟。(图7.2)
图7.2 选择仿真网络
第八章 生成仿真结果报告、设定报告包括的参数
选中要进行模拟的信号线之后，点击图7.2 下方Reports 功能键，在弹出analysis report generator窗口里进行不同的参数条件设置，如SSN, Reflection、CrossTalk 等等，参数设置完成之后，点击create report 就可以分别生成对反射，串扰，地弹等等的仿真结果报告。
第九章 提取电路拓扑结构（建立）
1） 通过在Aleegro 和SpecctraQuest 界面提取电路拓扑结构
点击图7.2 中View Toplogy，假设没有任何设置错误，将直接进入拓扑界面。但一般会出现提示框（很难严格设置提取拓扑的每一个参数），告知不能进行提取，要你选择是否 进入修订程序“Yes”，如果选择“No”程序将忽略一些错误直接进入拓扑界面（SigXploer 图8.1）。如果选择“Yes”，则依次进入下面的修正程序： * 进入Database Setup Advisor 进行 “Cross-Setion 叠层”修正
* 进入Database Setup Advisor 进行 “Identify DC Nets 电源”修正 * 进入Database Setup Advisor 进行“Device Setup 器件”修正
* 进入Database Setup Advisor 进行“SI Model Asingment 模型定义”修正 * 进入Database Setup Advisor 进行“Si Audit 审核”程序 * 按下“Finish”完成全部校验过程。
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图8.1 SigXplore 中的拓扑结构（左边是驱动、中间是传输线、右边是接收） 1.1 图8.1 窗口对应的功能“标签”（底部）
图8.1 拓扑结构窗口中参数选项
1.1.1 Parameters 参数选项
在这个理表里可以进行参数的修改，每当选中一个欲修改的项目，在该项目栏右边会出现“ ”标记，点击它时将出现对应的编辑窗口。例如：修改电介质常数（蓝色箭头所指），首先选中此此项，再点击该项被选中出现的“ ”按钮，出现两个与该参数相关的窗口：“Set Parameter d1Constant”（图8.2）在Value 窗口直接输入修改数值。另一个是与介电常数密切相关的传输线结构。
图8.2 修正介电常数
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图8.3 与介电常数相关的传输线特性设置窗口
1.1.2 Meeasurements 选项
选项可以选择Reflection、Crosstalk 和EMI 分别进行仿真，其中Custom 是用作IC 晶圆（Die）的仿真的。在Results 里可以看到数据结果列表。 2) 直接在SigXploer 中建立拓扑结构 1.2.1 加载库
在SigXploer 的Analyze 的Liberary 中加载库文件（类似图2.3） 1.2.2 构造拓扑图 1.2.2.1 放置传输线
在Edit 菜单选择Add Part（或者工具按钮）打开Model Browser 窗口来选择准备假如拓扑图的结构体。比如在图8.5 中选择的是传输类型，则所有传输线的模型列表出现，如果选择MicroStrip_1 模型，此时在Sigxplore 的主窗口，就有MicroStrip_1 图形在随光标移动，选定位置点击放置(图8.4)。
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图8.4 在Sigxploer 中添加结构体
1.2.2.2 放置器件（驱动和接收）
在图8.5 的Model Type Filter 里选择IbisDevice 类模型，（此例在库加载过程中只加了一个IBIS模型），所以出现的Browser 窗口里只有一个库（图8.6）。
图8.5 设置拓扑结构体类型
图8.6 IBIS 器件结构体设置
双击“PowerPC_8245_35……”项出现图8.7 的8245 器件管脚列表，在此表中选择需仿真的管脚，同放置传输线的方法一样，放置结构体（注意：必须至少有驱动、传输线、接收三部分）。
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图8.7 设置有源器件8245 的C1 管脚未驱动结构体
1.2.2.3 仿真无源器件（电阻等）
图8.9 选择“GenericElement”设置其它无源器件用同样的方法将电阻等无源器件加
入到结构中。 1.2.2.4 连接结构体
用鼠标在结构体的端点（焊盘处），拖曳进行画线，完成仿真拓扑图。（图8.10）
图8.10 最后完成的拓扑结构图
1.2.2.5 设置驱动源波形
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点击结构体中驱动结构模块（点击模块上方标注文字，红色箭头处），出现激励设置窗口，在这里进行驱动波形的设置。
第十章 仿真以及更改不同的电路条件重复仿真
点击图8.10 箭头之处可进入相应的参数编辑窗口（红色箭头是设置驱动波形的地方），通过修改结构体参数，可进行重复仿真、分析。
运行Analyze 中Simulate 进行仿真（或者使用图标）结果如下图：
图10.1 仿真结果图形
第十一章 仿真结果分析
图11.1 仿真结果显示
仿真结果在图8.10 下面的信息窗口显示出来如上图 SIM ID(模拟的次数) diver(驱动端) receiver(接收端) cycle(仿真的周期)
FTS MODE（仿真模式） monotonic（单调性）
Noise Margin(噪声裕量) overshoothigh(上过冲)
overshootlow(下过冲) PropDelay(传输延迟，驱动端到接收端) switch delay(开关延迟) settle delay（建立时间）
可以对照信号波形图一起进行分析，一般要求噪声裕量足够大，上冲和下冲不要超过规定电压，没有明显的振铃现象，波形没有严重失真等等，但对于不同的电路，有时对于传输延迟时间的长短，或者上升时间的快慢有特别的要求，这也是具体进行仿真分析时要注意的地方。
第十二章 电气约束规则的定义
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经过仿真，基本可以找出最佳的阻抗匹配及布线长度的要求。此时，我们可以产生电气规则，以约束下一步的布局布线。其大致的操作是：在 Sigxplore 的set 下拉菜单下选择constraints。然后即可根据需要定义各项规则，并可在Existing Rules 窗口里确认规则是否成功加入。规则定义完成之后，需点击update SQ 快捷键将规则反馈到SpecctrQuest。
Cadence仿真理论
目前一般采用传输线模型来建模。传输线模型是一种分布参数模型，综合考虑了导体的寄生电感、寄生电容等效应。较多的是采用2D或2.5D的电磁场解析器，利用印制电路板的叠层、信号线 的界面等几何因素信息，提取传输线单位长度的电阻矩阵R、电容矩阵C、电感矩阵L、电导矩阵G。这些电磁场解析器一般已经可以得到精确的结果。也有少数情况下需要得到更加精确结果时，会采用3D的电磁场解析器。此外也有一些地方使用较为复杂的拟和公式获取传输线的寄生参数。而印制电路板上的信号互连线除了具有传输线的特性外，还具有一些如趋肤效应、直/交流损耗等，也需要使用电磁场解析器加以分析。目前的信号完整性分析EDA软件中多数内嵌了一个2D或2.5D的电磁场解析器，也有一些软件使用3D场解析器和复杂公式计算的(见表1.1，信息来自[2])。 表1.2部分信号完整性仿真EDA软件计算分布参数所用手段
2D或2.5D场解析器 Cadence SpecctraQuest MentorG IS Analyzer Ansoft SpiceLink Orcad PSpice Zuken HyperScan 3D场解析器 Ansoft HFSS Quantic Laboratories Greenfield 3d 复杂公式计算 Innoveda(MentorG) HyperLynx VeriBest(MentorG) Signal Analyzer IBIS模型属于行为级模型，它仅揭示芯片缓冲器的电气特性而不涉及内部设计细节，拥有较快的仿真速度，同时由于IBIS规范是由国际标准组织ANSI/EIA所维护，对于所有的仿真软件均提供 了统一的规范描述，所以得到了绝大多数提供信号完整性分析功能的EDA软 EBD模型属于IBIS模型的扩展规范
在任何系统中，导体对输入信号的响应很大程度上依赖于系统本身的尺寸和信号中频率最高的成分的波长尺寸之比：当系统足够小时，在任意时刻，系统中导体上的任何一点其电平可以看作是相等的，这样的系统称为集总式系统；
在相反情况下，随着信号在导体上传输，在某时刻导体上不同点处的电平有着很大差异，导体对信号的响应不仅是时间的函数，同时也是该点到信号入射点距离的函数，这样的系统叫分布式系统
对于源端或负载端的阻抗不匹配情况，一般采用端接的方式加以解决。传输线的端接通常采用两种策略：(1)使负载阻抗与传输线阻抗匹配，即并行端接策略(2)使源阻抗与传输线阻抗匹配，即串行端接策略。即负载端反射系数或源端反射系数二者任一为零时，反射就可以被消除。策略1是在信号能量反射回源端之前在负载端消除反射，即，使ρL＝0，消除首次反射，这样可以减小噪声、电磁
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干扰(EMI)及射频干扰(RFI)，而策略2则是在源端消除由负载端反射回来的信号，即使ρS＝0和ρ L＝1(负载端不加任何匹配)，只是消除二次反射，在发生电平切换时，源端会出现持续时间为2TD的半波波形。由于策略2的实现简单方便，在许多应用中被广泛采用。一般CMOS工艺的数字芯片， 其输出阻抗约在15－30Ohm左右[3][4]，印制电路板上互连线的特性阻抗通常在40－110Ohm这个范围之间，由于受到互连线所连接的负载的影响，互连线的有效阻抗往往比这个值稍微低一些[14]。
6.5.5 IBIS模型规范
IBIS(Input/Output Buffer Information Specification)是一种利用ASCII平文格式描述数字设备缓冲器的模拟行为的规范，它利用I/V表和V/T表的形式描述晶体管的行为特征，以之对芯片的驱动和接收缓冲器进行建模。IBIS规范提供了一种标准的文件格式来记录如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振铃(ringback)和串扰等高频效应的计算与仿真。 IBIS模型仿真的精度主要取决于I/V和V/T表的数据点数和数据的精确度，而其仿真的速度则由查表的速度决定。IBIS的规范规定，每个数据表可以有多达100个数据点，因此，采用IBIS模型进行的仿真，在保持了足够的精确度的同时，计算量较小，通常只有相应的SPICE模型仿真的几十分之一。
当然，应用IBIS模型也有缺点：
不能理想地处理上升时间受控的驱动器类型的电路，特别是那些包含复杂反馈的电路；缺乏对地弹噪声的建模能力。虽然IBIS模型2.1版增加了[Pin Mapping]部分，从这里可以提取一些有用的地弹信息，但仍然无法利用IBIS模型进行有效的地弹噪声仿真。
本文就是使用BoardSim来产生龙芯2号CPU子卡的EBD模型的。利用Cadence PSD提供的extract utility工具将Allegro格式的PCB设计文件(*.brd)转换为描述电路板外框、叠层和连接信息的三个文件，然后就可以使用BoardSim的翻译工具将它们翻译为HyperLynx格式的仿真文件，然后就可以生成EBD模型了。
现在支持IBIS模型的仿真软件基本上都在一定程度上支持EBD模型。目前主要的几种仿真软件，如Cadence公司的SpecctraQuest，Mentor Graphics公司的eplanner和HyperLynx等都提供对基于EBD模型的多板仿真的支持。
Cadence软件工具提供了几种互连线模型，也可以利用IDL语言自建模型。经过比较，[16]使用了Cadence自带的传输线(TLine)模型，同时利用IDL适当修改以使之更适合EBD模型需要。EBD中的互连线具有R/L/C三个参数，而TLine模型带有4个参数，其中起作用的是impedance(ZC)和 propDelay(TD)，分别代表该段互连线的特性阻抗和传输延时。可以通过公式4.1和4.2来获取这两个参数(相关公式推导可以参见第2章传输线部分内容)
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Candence对单个信号或者局部信号的仿真：中以TClk为例，图5.12所示是利用Cadence的SigXplorer提取的TClk的信号网络拓扑，图5.13所示是从SigWave中观察得到的该信号的波形，其中较细的线为时钟缓冲芯片的输出波形线，较粗的线为系统控制器的输入波形线，从波形可以看出，信号的过冲很小，受反射干扰的时间也比较短。
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