RAM
1、指令存储器Verilog代码
module imem (a,rd);//2^6*16
input [5:0]a;
output [15:0]rd;
reg [15:0]ram[63:0];
initial
begin
$readmemh (\"memfile.dat\，readmemb er jinzhi
end //memfile.dat must in the imem file
assign rd=ram[a];
endmodule
2、数据存储器Verilog代码
module RAM (clk,we,a,wd,rd);//2^6*16
input clk;
input we;
input [5:0]a;//2^6=
input [15:0]wd;
output [15:0]rd;
reg [15:0]ram[63:0];
always @ (posedge clk)
if (we) ram[a]<=wd;
assign rd=ram[a];
endmodule
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